实验名称：组合逻辑电路的设计及功能测试 实验项目：用TTL与非门设计一个三人表决器。
设备及器件：自制数字实验平台，直流稳压电源，万用表，74LS00,74LS10 （一）设计：
1、任务分析：设有A、B、C三人，同意用"1"表示，反对用"0"表示；表决结果为F， 决议通过用"1"表示，不通过用"0"表示。
2、根据任务要求，不难列出真值表：
3、根据真值表画卡诺图 4、根据卡诺图，圈"1"，得函数表达式：F=AB+AC+BC
由于题目要求用TTL与非门完成，所以需将表达式转化成：F=AB∙AC∙BC
5、根据函数表达式，画逻辑电路图
（二）实验：
1、搭建电路；
在面包板上插上芯片，并连线。
选择自制数字实验平台上的逻辑电平开关组（拨码开关）任意3个为A、B、C； 选择自制数字实验平台上的逻辑电平指示（LED）任意1个为F；
2、用直流稳压电源提供+5V电压（用万用表测），接入电路（注意地线也要接哟）； 3、拨动开关，观察LED，分析实测数据即可知道设计以及电路连接是否正确了。 4、记录数据（记录在实验日志上）。
三人表决器的vhdl的实现与仿真
(2011-04-25 19:41:48)
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杂谈
一、任务要求
根据所学的组合逻辑所学的知识及数字电路和嵌入式的知识完成三人表决器的设计，使之能够满足表决时少数服从多数的表决规则，根据逻辑真值表和逻辑表达式完成表决功能。
二、功能描述
三个人分别用手指拨动开关SW1、SW2、SW3来表示自己的意愿，如果对某决议同意，各人就把自己的指拨开关拨到高电平，不同意就把自己的指拨开关拨到低电平。表决结果用LED（低电平亮）显示，如果决议通过那么实验板上L1亮；如果不通过那么实验板上L1不亮；如果对某个决议有任意二到三人同意，那么此决议通过，L1亮；如果对某个决议只有一个人或没人同意，那么此决议不通过，L1不亮。
三、任务实施
设X0、X1、X2为三个人（输入逻辑变量），赞成为1，不赞成为0； Y0为表决结果（输出逻辑变量），多数赞成Y0为1，否则，Y0为0. 其真值表如表1所示。
由真值表写出逻辑表达式并化简得：Y0=X0*X1+X0*X2+X1*X2
VHDL实现
程序1 与门的实现
LIBRARY ieee;
USE ieee.std_logic_1164.ALL; USE ieee.std_logic_arith.ALL; USE ieee.std_logic_unsigned.ALL; ------------------------------------- ENTITY yumen IS PORT (
a:IN std_logic; b:IN std_logic; f:OUT std_logic ); END yumen;
-------------------------------------- ARCHITECTURE behave OF yumen IS
BEGIN
f
程序2 或门的实现
LIBRARY ieee;
USE ieee.std_logic_1164.ALL; USE ieee.std_logic_arith.ALL; USE ieee.std_logic_unsigned.ALL; ------------------------------------- ENTITY huomen IS PORT (
a:IN std_logic; b:IN std_logic; c:IN std_logic; f:OUT std_logic );
END huomen;
-------------------------------------- ARCHITECTURE behave OF huomen IS
BEGIN
f
程序3 表决器的实现
LIBRARY ieee;
USE ieee.std_logic_1164.all;
LIBRARY work;
ENTITY biaojueqi IS PORT (
SW1 : IN STD_LOGIC; SW2 : IN STD_LOGIC; SW3 : IN STD_LOGIC; LED1 : OUT STD_LOGIC );
END biaojueqi;
ARCHITECTURE bdf_type OF biaojueqi IS
COMPONENT yumen
PORT(a : IN STD_LOGIC; b : IN STD_LOGIC; f : OUT STD_LOGIC );
END COMPONENT;
COMPONENT huomen PORT(a : IN STD_LOGIC; b : IN STD_LOGIC; c : IN STD_LOGIC; f : OUT STD_LOGIC );
END COMPONENT;
SIGNAL SYNTHESIZED_WIRE_0 : STD_LOGIC; SIGNAL SYNTHESIZED_WIRE_1 : STD_LOGIC; SIGNAL SYNTHESIZED_WIRE_2 : STD_LOGIC;
BEGIN
b2v_inst : yumen PORT MAP(a => SW1, b => SW2,
f => SYNTHESIZED_WIRE_0);
b2v_inst1 : yumen PORT MAP(a => SW1, b => SW3,
f => SYNTHESIZED_WIRE_1);
b2v_inst2 : yumen PORT MAP(a => SW2, b => SW3,
f => SYNTHESIZED_WIRE_2);
b2v_inst3 : huomen
PORT MAP(a => SYNTHESIZED_WIRE_0, b => SYNTHESIZED_WIRE_1, c => SYNTHESIZED_WIRE_2, f => LED1); END bdf_type; 四、功能仿真
实验名称：组合逻辑电路的设计及功能测试 实验项目：用TTL与非门设计一个三人表决器。
设备及器件：自制数字实验平台，直流稳压电源，万用表，74LS00,74LS10 （一）设计：
1、任务分析：设有A、B、C三人，同意用"1"表示，反对用"0"表示；表决结果为F， 决议通过用"1"表示，不通过用"0"表示。
2、根据任务要求，不难列出真值表：
3、根据真值表画卡诺图 4、根据卡诺图，圈"1"，得函数表达式：F=AB+AC+BC
由于题目要求用TTL与非门完成，所以需将表达式转化成：F=AB∙AC∙BC
5、根据函数表达式，画逻辑电路图
（二）实验：
1、搭建电路；
在面包板上插上芯片，并连线。
选择自制数字实验平台上的逻辑电平开关组（拨码开关）任意3个为A、B、C； 选择自制数字实验平台上的逻辑电平指示（LED）任意1个为F；
2、用直流稳压电源提供+5V电压（用万用表测），接入电路（注意地线也要接哟）； 3、拨动开关，观察LED，分析实测数据即可知道设计以及电路连接是否正确了。 4、记录数据（记录在实验日志上）。
三人表决器的vhdl的实现与仿真
(2011-04-25 19:41:48)
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杂谈
一、任务要求
根据所学的组合逻辑所学的知识及数字电路和嵌入式的知识完成三人表决器的设计，使之能够满足表决时少数服从多数的表决规则，根据逻辑真值表和逻辑表达式完成表决功能。
二、功能描述
三个人分别用手指拨动开关SW1、SW2、SW3来表示自己的意愿，如果对某决议同意，各人就把自己的指拨开关拨到高电平，不同意就把自己的指拨开关拨到低电平。表决结果用LED（低电平亮）显示，如果决议通过那么实验板上L1亮；如果不通过那么实验板上L1不亮；如果对某个决议有任意二到三人同意，那么此决议通过，L1亮；如果对某个决议只有一个人或没人同意，那么此决议不通过，L1不亮。
三、任务实施
设X0、X1、X2为三个人（输入逻辑变量），赞成为1，不赞成为0； Y0为表决结果（输出逻辑变量），多数赞成Y0为1，否则，Y0为0. 其真值表如表1所示。
由真值表写出逻辑表达式并化简得：Y0=X0*X1+X0*X2+X1*X2
VHDL实现
程序1 与门的实现
LIBRARY ieee;
USE ieee.std_logic_1164.ALL; USE ieee.std_logic_arith.ALL; USE ieee.std_logic_unsigned.ALL; ------------------------------------- ENTITY yumen IS PORT (
a:IN std_logic; b:IN std_logic; f:OUT std_logic ); END yumen;
-------------------------------------- ARCHITECTURE behave OF yumen IS
BEGIN
f
程序2 或门的实现
LIBRARY ieee;
USE ieee.std_logic_1164.ALL; USE ieee.std_logic_arith.ALL; USE ieee.std_logic_unsigned.ALL; ------------------------------------- ENTITY huomen IS PORT (
a:IN std_logic; b:IN std_logic; c:IN std_logic; f:OUT std_logic );
END huomen;
-------------------------------------- ARCHITECTURE behave OF huomen IS
BEGIN
f
程序3 表决器的实现
LIBRARY ieee;
USE ieee.std_logic_1164.all;
LIBRARY work;
ENTITY biaojueqi IS PORT (
SW1 : IN STD_LOGIC; SW2 : IN STD_LOGIC; SW3 : IN STD_LOGIC; LED1 : OUT STD_LOGIC );
END biaojueqi;
ARCHITECTURE bdf_type OF biaojueqi IS
COMPONENT yumen
PORT(a : IN STD_LOGIC; b : IN STD_LOGIC; f : OUT STD_LOGIC );
END COMPONENT;
COMPONENT huomen PORT(a : IN STD_LOGIC; b : IN STD_LOGIC; c : IN STD_LOGIC; f : OUT STD_LOGIC );
END COMPONENT;
SIGNAL SYNTHESIZED_WIRE_0 : STD_LOGIC; SIGNAL SYNTHESIZED_WIRE_1 : STD_LOGIC; SIGNAL SYNTHESIZED_WIRE_2 : STD_LOGIC;
BEGIN
b2v_inst : yumen PORT MAP(a => SW1, b => SW2,
f => SYNTHESIZED_WIRE_0);
b2v_inst1 : yumen PORT MAP(a => SW1, b => SW3,
f => SYNTHESIZED_WIRE_1);
b2v_inst2 : yumen PORT MAP(a => SW2, b => SW3,
f => SYNTHESIZED_WIRE_2);
b2v_inst3 : huomen
PORT MAP(a => SYNTHESIZED_WIRE_0, b => SYNTHESIZED_WIRE_1, c => SYNTHESIZED_WIRE_2, f => LED1); END bdf_type; 四、功能仿真