基于缺陷均匀分布的互连线间耦合电容分析

第32卷　第6期2009年6月

计　　算　　机　　学　　报

C HIN ESE J OU RNAL OF COM PU TERS

Vol. 32No. 6

J une 2009

基于缺陷均匀分布的互连线间耦合电容分析

段旭朝

1) 2)

1) ,2)

　　赵天绪

(宝鸡文理学院计算与信息研究所　陕西宝鸡　721007) (宝鸡文理学院物理与信息技术系　陕西宝鸡　721007)

摘　要　互连线的寄生效应是制约深亚微米VL SI 电路实现高速、高密度的关键因素. 文中分析了集成电路制造过程中的工艺缺陷对互连线间寄生电容的影响, 给出了考虑缺陷等因素的线间寄生电容模型. 模拟结果表明, 导电冗余物缺陷明显增加了线间寄生电容, 从而对电路的可靠性有较大影响. 关键词　缺陷; 延迟; 互连线; 寄生电容; 耦合电容

中图法分类号TP302　　　DOI 号:10. 3724/SP. J. 1016. 2009. 01147

Analysis of Coupling C apacitance ased on

Defect ’s U 21

1) 2)

) ,2Tian 2Xu 1)

(I nstit ute of Com and , aoj i College of A rts and Sciences , B aoj i , S haanx i 　721007)

(Physics I y ment , B aoj i College of A rts and S ciences , B aoj i , S haanx i 　721007)

Abstract 　The effect is one of t he key factors t hat rest rict t he VL SI develop ment for 2ward high speed and high density. In t his paper , t he parasitical capacitance affected by t he defect s in t he IC manufact uring among interconnectio ns is analyzed and t he model of t he parasitical capac 2itance is given. The simulation result s show t hat t he ext ra elect ric defect makes t he parasitical ca 2pacitance increase under given a space between interconnections in t his paper.

K eyw ords 　defect ; delay ; interconnection ; parasitical capacitance ; coupling capacitance

VL SI 电路中信号的延迟分两类:门延迟和互

1　引　言

集成电路正向着高速度、高密度、低功耗、多功能方向迅猛发展, 互连线的寄生效应已成为制约深亚微米VL SI 电路实现高速、高密度的关键因素. 由

于器件尺寸的缩小及芯片面积的增大(以实现更高的集成度) , 互连线也随之变得更细更长, 导致连线的电阻和电容急剧增大. 这将使连线的延迟和串扰显著增加, 从而使电路的性能退化, 甚至使电路不能正常工作.

连线延迟. 门延迟随器件特征尺寸的缩小而不断减小, 而互连线延迟却相应增加. 进入深亚微米工艺后, 互连线的延迟甚至超过门延迟, 以一长为

μm 的铝互连线为例, 信10mm 、宽度和厚度均为013号在其上的延迟约为2～3ns [1], 而特征尺寸为

μm 的CMOS 倒相器门延迟的典型值约为0125

50～100p s [2]. 因此, 对互连线延迟的控制在深亚微

米VL SI 电路设计中具有十分重要的意义. 互连线的串扰(cro sstalk ) 在高速、高密度的深亚微米VL SI 电路中尤为明显. 当两根毗邻的连线

收稿日期:2007210223; 最终修改稿收到日期:2008212219. 本课题得到陕西省自然科学基础研究计划项目基金(S J082ZT13) 资助. 段旭朝, 男,1964年生, 硕士, 副教授, 主要从事集成电路可制造性设计和优化算法方面的研究工作. E 2mail :dxch656@163. com. 赵天绪, 男,1964年生, 博士研究生, 教授, 主要从事集成电路可制造性设计和容错分析方面的研究工作.

1148计　　算　　机　　学　　报2009年

相互间的电磁耦合作用所诱生出的干扰噪声的峰值

足够大时, 它将导致互连线上传输的信号的逻辑特性发生混乱, 或使互连线终端的负载管工作不正常. 当串扰噪声的峰值接近MOS 晶体管的阈值电压, 由于亚阈值漏泄电流, 高速高密度电路将耗散许多额外功率. 串扰是深亚微米VL SI 互连布线中必须考虑的问题, 如果设计不当, 对芯片占据面积的浪费将不可避免.

众多研究表明:在高速、高密度集成电路中, 限制其发展的不是器件的门延迟, 而是互连线寄生元件引起的时间延迟. 金属互连线的电阻R 、金属互连线间及金属层间的电容C 是互连线主要的寄生元件. 它直接决定着互连线的RC 延迟, 关联着信号的串扰.

降低互连线的电阻和线间及层间的总电容将减小互连线引起的时间延迟并改善串扰.

近年来, 对如何减小互连寄生效应的研究主要倾向于研究新的互连材料, 即寻找介电常数比较低的

εε介质(low 2k

图1　互连寄生电容的电路结构

C couple 表示两条金属导线之间的耦合电容, 可以

表示为3个有理函数之和, 这3个有理函数分别可

以通过模拟3个通量成分后再经过最小二乘法拟合得到.

εox

=11144

H +21010944

144

0011612

H +[1**********]

w +11874(1)

2　互连寄生电容的解析模型

对于集成电路互连寄生电容的研究工作目前大多数集中在多层VL SI 互连电容的提取上面[324], 而Wong 等人在实验拟合的基础上给出了互连寄生电容的解析表达式[5]. 该解析表达式考虑了平行导线的厚度为T , 介质厚度为H , 线间距为s , 线宽度为w 的互连结构. 该模型中的参数是基于深亚微米VL SI 工艺的应用而选择的, 这些参数的取值范围

其中ε8185×10-14F/cm . 式(1) 中右端ox =319×

第1项表征导线侧墙通量, 其与导线的厚度T 成线性关系并且随着H/s 减小而减小(即随着地通量的增加) , 因为从侧墙产生的更多的通量被地吸收. 第2项给出了导线的上表面对通量的贡献, 其随着导线宽度w 的增加或者随着导线之间的间距s 的减小而增加, 而且独立于地通量. 第3项表示导线下表面通量, 其与地通量成反比例.

类似地, C af 可以通过模拟3个通量成分表示为3个有理函数之和, 并且通过最小二乘法拟合得到.

=+21217εs +01702H ox 31193

T +41532(2)

011204

11171

s +[1**********]

分别为

μm

如果参数超出上述范围, 该模型仍然成立[5]. 其原因是Poisso n 方程的解受空间参数的相对值的影响, 而不受单个值的影响.

Wong 等人考虑的是一个三线互连寄生电容问题, 它可以抽象为图1的电路结构[5].

式(2) 右端第1项表示下面金属板到地面之间的通量, 其简单地可表示为金属板到金属板间的电容. 第2项和第3项分别表示导线上表面和导线侧墙对通量的贡献. 在这两项中, 通量随着s 的减小而减小, 其原因是更多的耦合通量被相邻的电极M a 和M c 吸收.

导线M b 的总电容为C total =C af +2C couple .

3　冗余物缺陷对寄生电容的影响

在集成电路的生产过程中, 空气中的灰尘粒子、

6期段旭朝等:基于缺陷均匀分布的互连线间耦合电容分析1149

光刻胶中的颗粒以及其它形式的污染等均能造成实际版图与理想版图之间的偏差. 这种偏差称为缺陷. 假设在制造过程中, 有一个导电冗余物缺陷落在导线之上(如图2所示) , 导线之间的线间距就发生了变化. 一般的都将缺陷抽象成一个直径为R 的圆. 本文首先假设一粒径为R 的导电冗余物缺陷落在导线M a 和M b 之间. 为了讨论问题的方便, 在此将圆形缺陷用一个边长为R 的正方形近似替代

线的下表面以及缺陷的下表面与地面之间的分布电容、导线中除去与冗余缺陷重叠部分以外的导线部分侧面以及缺陷的侧面与地面之间的分布电容以及导线的下表面及缺陷的下表面与地面之间的分布电容之和. 其表达式为

=++2. 217εs +0. 702H H +x ox 2. 217

s -R +0. 702(H +x )

3. 193

0. 1204

1. 171

s +1. 510H

0. 7642

T -R +4. 532H

0. 7642

0. 1204

1. 171

s -R +1. 510R

图2　冗余物缺陷落在导线之间示意图

R +4. 532(H +x )

(6)

由于缺陷落在导线之间位置的随机性以及缺陷

粒径的随机性, 因此假设冗余物缺陷使得导线之间的间距小于d min 时, 就认为导电冗余物缺陷导致了导线短路, 造成了短路故障.

当缺陷出现在距导线的下表面的距离为x , 可以分为以下3种情形来分析:

第1, 成. ; 生的通量. 因此, 侧墙产生的通量为

=11144εH +21059s ox 010944

受边长为R 的正方形缺陷影响的导线M b 的总

电容为

(7) (R ) af121C 2+C 3)

, 假设, 那么受边长为M b 的平均总电容为珚C total (R ) =

([C

∫

af1

+2(C 1+C 2+C 3) ]/T ) d x (8)

由于缺陷粒径(大小) 的随机性, 因此正方形缺陷的边长为一个随机变量. 正方形的边长正好等于圆形缺陷的粒径R. 缺陷的粒径分布为

f (R ) =

R/(R 0) ,

010944

R 0

11144

s -R H +x +21059R 0/R ,

(9)

(3)

导线M b 的总电容C total 为　C total =

C (R ) ・f (R ) d R ∫珚

=C (R ) d R +R ∫∫R ・0d R

total

R 0+∞

第2项为上表面产生的通量, 该通量由两部分组成. 第1部分为导线的上表面所产生的通量, 第2部分冗余物缺陷表面产生的通量. 因此, 整个上表面所产生的通量为

=017428εw +11592ox

017428

R +11592(s -R )

11144

s -d min R 0

total 23

C total (R ) d R +3珚R

(10)

+∞

11144

s -d min

(4)

4　实验与分析

通过对模型(10) 的模拟来说明冗余物缺陷对导

线M b 的总电容C total 的影响. 本文中所取的参数与文献[5]中的一致, 即w =012×10-6cm , T =0164×10-6cm , H =0189×10-6cm . 另外在本文给出的新模型中, 给定的粒径峰值R 0和互连线间最小失效距离d min 分别为R 0=012×10-7cm , d min =011×10-7cm . 图3给出了在线宽度w 、线厚度H 和介质厚度T 等参数给定的情况下, 互连线间寄生电容随线间距s 变化的情况. 从图中可以看出, 本文给出的互连线间

第3项为下表面产生的通量, 其分为两部分. 第1部分为导线的下表面产生的通量, 第2部分为冗余物缺陷的下表面产生的通量. 下表面所产生的通量为

=1. 158εw +1. 874ox 0. 1612

H +0. 98011. 179

1. 179

1. 158

R +1. 874(s -R )

0. H +x +0. 9801(s -R )

(5)

导线M b 与地面之间的分布电容可以表示为导

1150计　　算　　机　　学　　报2009年

寄生电容模型与原模型随线间距s 变化的趋势完全

一致. 当线间距比较小时, 互连线间的寄生电容比较大; 随着线间距的增大, 寄生电容在逐渐减小. 另外, 从图中还可以看出, 对同一个线间距s 而言, 本文给出的互连线间寄生电容要比原模型表征的互连线间寄生电容要大. 其原因是在原模型中没有考虑导电冗余物缺陷对互连线间寄生电容的影响, 而本文给出的模型给予考虑. 因为互连线间导电冗余物缺陷的出现, 局部减小了互连线之间的线间距, 在局部范围使互连线间的耦合电容也随之增大

d min 表示导电冗余物缺陷使得线间距小于d min 时就

造成互连线短路的临界值, 因此d min 越大, 表明互连线间的最小间距越大, 则互连线间的寄生电容也就越大

图5　在不同的d min 下线间寄生电容随s 的变化情况

图6s 及d min =011×10-7cm R 0的变

. , s 而言, 寄生电0. R 0, 因此增大. 从图中还可以看出, 对同一个

图3　R 0而言, 线间的寄生电容随着线间距s 的增加在减

图4间最小失效距离d min s 的变化情况. 从图中可以看出, 对不同的d min , 当s 比较大时互连线间寄生电容随着s 的增加变化不大. 即, 对同一个s 而言, 互连线间寄生电容几乎不随d min 的变化而变化. 其原因是当线间距比较大时, d min 相对于线间距s 而言可以忽略, 因此, d min 对互连寄生电容的影响可以忽略不计

小. 其原因是当峰值粒径R 0一定时, 线间距s 的增加意味着导线之间的有效间距也在增加, 因此线间的耦合电容在减小

图6　在不同的线间距s 下向量寄生电容随R 0的变化情况

5　结　论

图4　在不同的d min 下寄生电容随s 的变化情况

当线间距比较小时, 对不同的d min 互连线间寄

生电容随线间距s 的变化比较大. 图5给出了在不同的d min 下互连线间寄生电容在线间距比较小时随线间距s 的变化情况. 从图中可以看出, 对同一个s 互连线间寄生电容随着d min 的增加在下降. 其原因是对同一个s 而言, 即两条导线间的间距一定, 而

由于在集成电路制造过程中始终存在着缺陷, 它的存在严重地影响着集成电路的成品率和可靠性. 当丢失物缺陷出现在金属互连层时会产生电迁移效应, 大大缩短互连线寿命, 降低集成电路可靠性. 当导电冗余物缺陷出现在金属互连层时会改变金属互连线间距, 使得集成电路寄生参数增大, 导致集成电路性能下降. 本文分析了冗余物缺陷对互连

6期段旭朝等:基于缺陷均匀分布的互连线间耦合电容分析1151

线间寄生电容的影响, 给出了基于缺陷均匀分布的互连线间寄生电容的计算模型. 模拟结果表明, 对于同一个线间距, 考虑了缺陷影响的互连线间寄生电容模型所得的结果明显大于没有考虑缺陷影响的寄生电容模型所得的结果. 因此, 导电冗余物缺陷对互连线间寄生电容有很大的影响.

How high performance goes ? //Proceedings of t he IEDM ’97. Washington DC , 1997:2152218[3]

Arora Narain D , Raol Kartik V , Schumann Reinhard , Re 2chardson Llanda M. Modeling and extraction of interconnect capacitances for multilayer VL SI circuit s. IEEE Transactions on Computer 2Aided Design of Integrated Circuit s and Systems , 1996, 15(1) :58267[4]

Tet suhisa Mido , Hiroshi Ito , Kunihro Asada. Test structure for characterizing capacitance matrix of multi 2layer intercon 2nect s in VL SI. 822C (4) :5702575[5]

IEICE Transactions on Electron , 1999,

参考

[1]

文献

Sakurai T. Closed 2form expressions for interconnection delay , coupling and crosstalk in VL SIs. IEEE Transactions on Elec 2tron Devices , 1993, 40(1) :1182124

Wong Shyh 2Chyi , Lee Gwo 2Yann , Ma Dye 2J yun. Modeling of interconnect capacitance , delay , and crosstalk in VL SI. IEEE Transactions on Semiconductor Manufact uring , 2000, 13(1) :1082

111

[2]μm :Yuan Taut , Nowak Edward J. CMOS devices below 011

DUAN X u 2Chao , born in 1964, M. S. , associate professor. His research interests include optimal design of IC yield and optimization algorithm.

ZHAO Tian 2X u , born in , Ph. D. , professor. His design and IC fault B ackground

This research belongs to the project of “Study on the Related Problems to Y ield and Reliability of the Deep Submi 2cron meter Devices ”supported by the Shaanxi Province Natu 2ral Science Foundation (No 1S J082ZT13) .

There are three parameter that significantly affect yield and reliability of ICs :(1) a design 2related parameter , such as chip area and gate oxide thickness ; (2) a process 2related parameter , such as defect distribution and density ; (3) an operation 2related parameter , such as temperature and volt 2age. In general , reliability depends upon all three parame 2

ters , whereas yield is affected by design and process 2related parameters. Therefore , defect is one of important factors af 2fecting IC yield and reliability.

The authors have researched on the effect of defect to IC yield and reliability. They propose the critical area model of yield of tolerant circuit and the lifetime estimation model of integrated circuit with defective interconnect. These resear 2ches are the main problems of the design for manufacturabili 2ty of integrated circuits.

第32卷　第6期2009年6月

计　　算　　机　　学　　报

C HIN ESE J OU RNAL OF COM PU TERS

Vol. 32No. 6

J une 2009

基于缺陷均匀分布的互连线间耦合电容分析

段旭朝

1) 2)

1) ,2)

　　赵天绪

(宝鸡文理学院计算与信息研究所　陕西宝鸡　721007) (宝鸡文理学院物理与信息技术系　陕西宝鸡　721007)

中图法分类号TP302　　　DOI 号:10. 3724/SP. J. 1016. 2009. 01147

Analysis of Coupling C apacitance ased on

Defect ’s U 21

1) 2)

) ,2Tian 2Xu 1)

(I nstit ute of Com and , aoj i College of A rts and Sciences , B aoj i , S haanx i 　721007)

(Physics I y ment , B aoj i College of A rts and S ciences , B aoj i , S haanx i 　721007)

K eyw ords 　defect ; delay ; interconnection ; parasitical capacitance ; coupling capacitance

VL SI 电路中信号的延迟分两类:门延迟和互

1　引　言

集成电路正向着高速度、高密度、低功耗、多功能方向迅猛发展, 互连线的寄生效应已成为制约深亚微米VL SI 电路实现高速、高密度的关键因素. 由

连线延迟. 门延迟随器件特征尺寸的缩小而不断减小, 而互连线延迟却相应增加. 进入深亚微米工艺后, 互连线的延迟甚至超过门延迟, 以一长为

μm 的铝互连线为例, 信10mm 、宽度和厚度均为013号在其上的延迟约为2～3ns [1], 而特征尺寸为

μm 的CMOS 倒相器门延迟的典型值约为0125

50～100p s [2]. 因此, 对互连线延迟的控制在深亚微

米VL SI 电路设计中具有十分重要的意义. 互连线的串扰(cro sstalk ) 在高速、高密度的深亚微米VL SI 电路中尤为明显. 当两根毗邻的连线

1148计　　算　　机　　学　　报2009年

相互间的电磁耦合作用所诱生出的干扰噪声的峰值

降低互连线的电阻和线间及层间的总电容将减小互连线引起的时间延迟并改善串扰.

近年来, 对如何减小互连寄生效应的研究主要倾向于研究新的互连材料, 即寻找介电常数比较低的

εε介质(low 2k

图1　互连寄生电容的电路结构

C couple 表示两条金属导线之间的耦合电容, 可以

表示为3个有理函数之和, 这3个有理函数分别可

以通过模拟3个通量成分后再经过最小二乘法拟合得到.

εox

=11144

H +21010944

144

0011612

H +[1**********]

w +11874(1)

2　互连寄生电容的解析模型

其中ε8185×10-14F/cm . 式(1) 中右端ox =319×

类似地, C af 可以通过模拟3个通量成分表示为3个有理函数之和, 并且通过最小二乘法拟合得到.

=+21217εs +01702H ox 31193

T +41532(2)

011204

11171

s +[1**********]

分别为

μm

如果参数超出上述范围, 该模型仍然成立[5]. 其原因是Poisso n 方程的解受空间参数的相对值的影响, 而不受单个值的影响.

Wong 等人考虑的是一个三线互连寄生电容问题, 它可以抽象为图1的电路结构[5].

导线M b 的总电容为C total =C af +2C couple .

3　冗余物缺陷对寄生电容的影响

在集成电路的生产过程中, 空气中的灰尘粒子、

6期段旭朝等:基于缺陷均匀分布的互连线间耦合电容分析1149

=++2. 217εs +0. 702H H +x ox 2. 217

s -R +0. 702(H +x )

3. 193

0. 1204

1. 171

s +1. 510H

0. 7642

T -R +4. 532H

0. 7642

0. 1204

1. 171

s -R +1. 510R

图2　冗余物缺陷落在导线之间示意图

R +4. 532(H +x )

(6)

由于缺陷落在导线之间位置的随机性以及缺陷

粒径的随机性, 因此假设冗余物缺陷使得导线之间的间距小于d min 时, 就认为导电冗余物缺陷导致了导线短路, 造成了短路故障.

当缺陷出现在距导线的下表面的距离为x , 可以分为以下3种情形来分析:

第1, 成. ; 生的通量. 因此, 侧墙产生的通量为

=11144εH +21059s ox 010944

受边长为R 的正方形缺陷影响的导线M b 的总

电容为

(7) (R ) af121C 2+C 3)

, 假设, 那么受边长为M b 的平均总电容为珚C total (R ) =

([C

∫

af1

+2(C 1+C 2+C 3) ]/T ) d x (8)

由于缺陷粒径(大小) 的随机性, 因此正方形缺陷的边长为一个随机变量. 正方形的边长正好等于圆形缺陷的粒径R. 缺陷的粒径分布为

f (R ) =

R/(R 0) ,

010944

R 0

11144

s -R H +x +21059R 0/R ,

(9)

(3)

导线M b 的总电容C total 为　C total =

C (R ) ・f (R ) d R ∫珚

=C (R ) d R +R ∫∫R ・0d R

total

R 0+∞

=017428εw +11592ox

017428

R +11592(s -R )

11144

s -d min R 0

total 23

C total (R ) d R +3珚R

(10)

+∞

11144

s -d min

(4)

4　实验与分析

通过对模型(10) 的模拟来说明冗余物缺陷对导

第3项为下表面产生的通量, 其分为两部分. 第1部分为导线的下表面产生的通量, 第2部分为冗余物缺陷的下表面产生的通量. 下表面所产生的通量为

=1. 158εw +1. 874ox 0. 1612

H +0. 98011. 179

1. 179

1. 158

R +1. 874(s -R )

0. H +x +0. 9801(s -R )

(5)

导线M b 与地面之间的分布电容可以表示为导

1150计　　算　　机　　学　　报2009年

寄生电容模型与原模型随线间距s 变化的趋势完全

d min 表示导电冗余物缺陷使得线间距小于d min 时就

造成互连线短路的临界值, 因此d min 越大, 表明互连线间的最小间距越大, 则互连线间的寄生电容也就越大

图5　在不同的d min 下线间寄生电容随s 的变化情况

图6s 及d min =011×10-7cm R 0的变

. , s 而言, 寄生电0. R 0, 因此增大. 从图中还可以看出, 对同一个

图3　R 0而言, 线间的寄生电容随着线间距s 的增加在减

小. 其原因是当峰值粒径R 0一定时, 线间距s 的增加意味着导线之间的有效间距也在增加, 因此线间的耦合电容在减小

图6　在不同的线间距s 下向量寄生电容随R 0的变化情况

5　结　论

图4　在不同的d min 下寄生电容随s 的变化情况

当线间距比较小时, 对不同的d min 互连线间寄

6期段旭朝等:基于缺陷均匀分布的互连线间耦合电容分析1151

How high performance goes ? //Proceedings of t he IEDM ’97. Washington DC , 1997:2152218[3]

Tet suhisa Mido , Hiroshi Ito , Kunihro Asada. Test structure for characterizing capacitance matrix of multi 2layer intercon 2nect s in VL SI. 822C (4) :5702575[5]

IEICE Transactions on Electron , 1999,

参考

[1]

文献

Sakurai T. Closed 2form expressions for interconnection delay , coupling and crosstalk in VL SIs. IEEE Transactions on Elec 2tron Devices , 1993, 40(1) :1182124

Wong Shyh 2Chyi , Lee Gwo 2Yann , Ma Dye 2J yun. Modeling of interconnect capacitance , delay , and crosstalk in VL SI. IEEE Transactions on Semiconductor Manufact uring , 2000, 13(1) :1082

111

[2]μm :Yuan Taut , Nowak Edward J. CMOS devices below 011

DUAN X u 2Chao , born in 1964, M. S. , associate professor. His research interests include optimal design of IC yield and optimization algorithm.

ZHAO Tian 2X u , born in , Ph. D. , professor. His design and IC fault B ackground

ters , whereas yield is affected by design and process 2related parameters. Therefore , defect is one of important factors af 2fecting IC yield and reliability.

基于缺陷均匀分布的互连线间耦合电容分析

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