PCB 仿真设计毕业论文
【摘要】
随着微电子技术和计算机技术的不断发展，信号完整性分析的应用已经成为解决高速系统设计的唯一有效途径。借助功能强大的Cadence 公司SpecctraQuest 仿真软件，利用IBIS 模型，对高速信号线进行布局布线前信号完整性仿真分析是一种简单可行行的分析方法，可以发现信号完整性问题，根据仿真结果在信号完整性相关问题上做出优化的设计，从而缩短设计周期。
本文概要地介绍了信号完整性(SI ) 的相关问题，基于信号完整性分析的PCB 设计方法，传输线基本理论，详尽的阐述了影响信号完整性的两大重要因素—反射和串扰的相关理论并提出了减小反射和串扰得有效办法。讨论了基于
SpecctraQucst 的仿真模型的建立并对仿真结果进行了分析。研究结果表明在高速电路设计中采用基于信号完整性的仿真设计是可行的, 也是必要的。
【关键字】
高速PCB 、信号完整性、传输线、反射、串扰、仿真
Abstract
With the development of micro-electronics technology and computer technology，application of signal integrity analysis is the only way to solve high-speed system design. By dint of SpecctraQuest which is a powerful simulation software, it’s a simple and doable analytical method to make use of IBIS model to analyze signal integrity on high-speed signal lines before component placement and routing. This method can find out signal integrity problem and make optimization design on
interrelated problem of signal integrity. Then the design period is shortened.
In this paper，interrelated problem of signal integrity, PCB design based on signal integrity, transmission lines basal principle are introduced summarily．The interrelated problem of reflection and crosstalk which are the two important factors that influence signal integrity is expounded. It gives effective methods to reduce reflection and crosstalk. The establishment of emulational model based on SpecctraQucst is
discussed and the result of simulation is analysed. The researchful fruit indicates it’s doable and necessary to adopt emulational design based on signal integrity in
high-speed electrocircuit design.
Key Words
High-speed PCB、Signal integrity、Transmission lines、reflect 、crosstalk 、simulation
目录
第一章 绪论………………………………………………………………………5
第二章 Candence Allegro PCB简介……………………………………………..6
2.1 高速PCB 的设计方法……………………………………………………..6
2.2 SpecctraQuest Interconnect Designer在高速信号印刷板设计中的应用.7
2.3 PCB 板的SI 仿真分析……………………………………………………8
第三章 信号完整性分析概论……………………………………………………12
3.1 信号完整性（Signal Integrity）概念……………………………………12
3.2 信号完整性的引发因素………………………………………………….12
3.3 信号完整性的解决方案………………………………………………….14
第四章 传输线原理………………………………………………………………..15
4.1 传输线模型……………………………………………………………….15
4.2 传输线的特性阻抗……………………………………………………….16
第五章 反射的理论分析和仿真………………………………………………..19
5.1 反射形成机理…………………………………………………………….19
5.2 反射引起的振铃效应…………………………………………………….20
5.3 端接电阻匹配方式……………………………………………………….23
5.4 多负载的端接……………………………………………………………. 28
5.5 反射的影响因素………………………………………………………….29
第六章 串扰的理论分析和仿真…………………………………………………34
6.1 容性耦合电流…………………………………………………………….34
6.2 感性耦合电流…………………………………………………………….35
6.3 近端串扰………………………………………………………………….36
6.4 远端串扰………………………………………………………………….38
6.5 串扰的影响因素………………………………………………………….41
第七章 结束语……………………………………………………………………46 参考文献……………………………………………………………………………47 致谢…………………………………………………………………………………47
附录：A/D、D/A 采样测试板原理图和PCB 板图……………………………...61
第一章 绪论
随着信息宽带化和高速化的发展，以前的低速PCB 已完全不能满足日益增长信息化发展的需要，人们对通信需求的不断提高，要求信号的传输和处理的速度越来越快，相应的高速PCB 的应用也越来越广，设计也越来越复杂。高速电路有两个方面的含义，一是频率高，通常认为数字电路的频率达到或是超过45MHZ 至50MHZ ，而且工作在这个频率之上的电路已经占到了整个系统的三分之一，就称为高速电路；二是从信号的上升与下降时间考虑，当信号的上升时小于6倍信号传输延时时即认为信号是高速信号，此时考虑的与信号的具体频率无关．高速PCB 的出现将对硬件人员提出更高的要求，仅仅依靠自己的经验去布线，会顾此失彼，造成研发周期过长，浪费财力物力，生产出来的产品不稳定。
高速电路设计在现代电路设计中所占的比例越来越大，设计难度也越来越
高，它的解决不仅需要高速器件，更需要设计者的智慧和仔细的工作，必须认真研究分析具体情况，解决存在的高速电路问题．一般说来主要包括三方面的设计：信号完整性设计、电磁兼容设计、电源完整性设计．
在电子系统与电路全面进入1GHz 以上的高速高频设计领域的今天，在实现VLSI 芯片、PCB 和系统设计功能的前提下具有性能属性的信号完整性问题已经成为电子设计的一个瓶颈。从广义上讲，信号完整性指的是在高速产品中有互连线引起的所有问题，它主要研究互连线与数字信号的电压电流波形相互作用时其电气特性参数如何影响产品的性能。
传统的设计方法在制作的过程中没有仿真软件来考虑信号完整性问题，产品首次成功是很难的，降低了生产效率。只有在设计过程中融入信号完整性分析，才能做到产品在上市时间和性能方面占优势。对于高速PCB 设计者来说，熟悉信号完整性问题机理理论知识、熟练掌握信号完整性分析方法、灵活设计信号完整性问题的解决方案是很重要的，因为只有这样才能成为21世纪信息高速化的成功硬件工程师。
信号完整性的研究还是一个不成熟的领域，很多问题只能做定性分析，为此，在设计过程中首先要尽量应用已经成熟的工程经验；其次是要对产品的性能做出预测和评估以及仿真。在设计过程中可以不断积累分析能力，不断创新解决信号
完整性的方法，利用仿真工具可以得到检验。
第二章：Candence Allegro PCB简介
2.1 高速PCB 的设计方法
2.1.1 传统的PCB 设计方法
如图2.1是传统的设计方法，在最后测试之前，没有做任何的处理，基本都是依靠设计者的经验来完成的。在对样机测试检验时才可以查找到问题，确定问题原因。为了解决问题，很可能又要从头开始设计一遍。无论是从开发周期还是开发成本上看，这种主要依赖设计者经验的方法不能满足现代产品开发的要求，更不能适应现代高速电路高复杂性的设计。所以必须借助先进的设计工具来定性、定量的分析，控制设计流程。
图2.1 图2.2
2.1.2 Cadence 的PCB 设计方法
现在越来越多的高速设计是采用一种有利于加快开发周期的更有效的方法。先是建立一套满足设计性能指标的物理设计规择，通过这些规则来限制PCB 布局布线。在器件安装之前，先进行仿真设计。在这种虚拟测试中，设计者可以对比设计指标来评估性能。而这些关键的前提因素是要建立一套针对性能指标的物理
设计规则，而规则的基础又是建立在基于模型的仿真分析和准确预测电气特性之上的，所以不同阶段的仿真分析显得非常重要。
Cadence 公司针对PCB Design Studio 发布一个功能非常实用的高速电路设计及信号完整性分析的工具选件——Allegro PCB ，利用这个仿真软件能够根据叠层的排序，PCB 的介电常数，介质的厚度，信号层所处的位置以及线宽等等来判断某一PCB 线条是否属于微带线、带状线、宽带耦合带状线，并且根据不同的计算公式自动计算出信号线的阻抗以及信号线的反射、串扰、电磁干扰等等，从而可以对布线进行约束以保证PCB 的信号完整性。
在布线时利用Interconnect Designer工具设置各种约束条件，这些约束条件包括了范围广泛的物理和电气性能参数，如常见的PCB 线宽，过孔数目，阻抗范围，还有峰值串扰，过冲特性，信号延时，阻抗匹配等，用仿真的结果做出在PCB 中对时序、信号完整性、电磁兼容、时间特性及其他相关问题上做出最优化的设计。
Cadence 软件针对高速PCB 的设计开发了自己的设计流程，如图2它的主要思想是用好的仿真分析设计来预防问题的发生，尽量在PCB 制作前解决一切可能发生的问题。与左边传统的设计流程相比，最主要的差别是在流程中增加了控制节点，可以有效地控制设计流程。它将原理图设计、PCB 布局布线和高速仿真分析集成于一体，可以解决在设计中各个环节存在的与电气性能相关的问题。通过对时序、信噪、串扰、电源结构和电磁兼容等多方面的因素进行分析，可以在布局布线之前对系统的信号完整性、电源完整性、电磁干扰等问题作最优的设计。
2.2 SpecctraQuest Interconnect Designer在高速
PCB 设计中的应用
2.2.1 高速系统设计的若干问题
“高速”设计并不是只适用于以较高时钟速率运行的设计，随着驱动器的上升和下降时间缩短，信号完整性和EMC 问题就会加大。如果所用片子的信号和时钟边沿速率为1至2ns 或更快，即使运行在几兆赫的板子也要精心考虑。信号传递速度快的板子在设计时就要采用虚拟样板，先对系统功能进行透彻的仿真，然后决定电路图的布局布线。所谓虚拟样板是供设计者先行模拟仿真的系统模型。对模拟样板进行仿真，是为了分析信号的完整性和EMC 性能，这意味着样板里必
须有足够精确的器件模型。片子模型通常有两类：一类是功能级；另一类是电路/器件级，后者一般用的是Spice 语言或类似Spice 的语言。功能级模型用于对系统级整体设计的评估，而电路/器件模型则用于对设计内部各个零部件进行精确分析，找出难以鉴定的隐患。对这两类模型都要进行仿真，并检查器件互连及板子通路。
2.2.2 SpecctraQuest interconnect Designer的性能简介
SpecctraQuest interconnect Designer是Cadence 公司为了满足高速系统和板级设计需要而开发的工程设计环境。它将功能设计和物理实际设计有机的结合在一起。设计工程师能在直观的环境中探索并解决与系统功能息息相关的高速设计问题。在进行实际的布局和布线之前，SpecctraQuest Interconnect Designer使设计工程师在时间特性，信号完整性，EMI ，散热及其他相关问题上作出最优化的设计。这种统一的考虑不仅在单块板的系统中得到完美体现，更能在多块板构成的系统中，包括ASIC 芯片，电路板，连接电缆，插接件等之间的连接进行分析。
SpecctraQuest 可以接受许多第三方厂商的网络表信息，时间特性数据（例如IBIS 模型），提供了强大且易用的高速设计必须考虑的参数设置环境。元件的IBIS 仿真模型由元件的制造商提供，也可以自定义元件的模型。IBIS (input/output buffer information) 输入/输出缓冲器信息规范, 是一个元件的标准模型信息。IBIS 模型是一种基于V/I曲线的对I/O 缓冲器快速准确建摸的方法, 是反映芯片驱动和接收电气特性的一种国际标准, 它提供一种标准的文件格式来记录如驱动器输出阻抗、上升/下降时间及输出负载等参数, 非常适合做振铃( ringing) 和串扰(crosstalk) 等高频效应的计算与仿真。
IBIS 模型是用于描述I/O 缓冲信息特性的模型, 一个输出输入端口的行为描述可以分解为一系列的简单的功能模块, 由这些简单的功能模块就可以建立起完整的IBIS 模型, 包括封装所带来的寄生参数、硅片本身的寄生电容、电源或地的嵌压保护电路、门限和使能逻辑、上拉和下拉电路等。
在SpecctraQuest 的参数设置环境中你可以针对不同设计要求规定不同的约
束条件。这些不同的约束条件可以通过参数分配表分配给电路板上不同的特定区域，或者分配给某一个信号组（group ），甚至具体到某一个网络。这些约束条件包括了范围广泛的物理和电气性能参数，如常见的PCB 线宽，过孔数目，阻抗范
围，还有峰值串扰，过冲特性，信号延时，阻抗匹配等。SpecctraQuest 内部包括SigNoise 信号完整性分析工具，SigNoise 能接受IBIS ， Elecmodel 和Quad 模型，转换成其独特的设计模型化语言（DML ）以完成复杂I/O结构的建模。这种结构内有可编程驱动强度缓冲器，动态上拉/下拉I/O缓冲器和动态钳位二极管。这种复杂的I/O结构模型是纯IBIS 模型难以作到的。DML 语言以Spice 语言为基础，把IBIS 模型嵌套在较大的宏模型中，在较大的Spice 模型中有功能性IBIS 模型，因此SigNoise 能以快得多的速度进行仿真，而这种速度是纯Spice 模型所无法达到的。
SpecctraQuest 对高速系统的信号完整性分析和波形仿真，在高速系统设计中具有指导意义。设计者可以在电路板预布局的情况下，就可以对系统特性进行仿真，而且实践证明，仿真结果不好的布局，在完成布线后的仿真结果也不好。在进行布局的调整，完成布线后，再进行仿真，对于效果不好的网络分析原因，再加以针对性的改进，直至得到满意的布线结果。SpecctraQuest 仿真流程如下：
图2.3
第三章 信号完整性分析概论
3.1 信号完整性（Signal Integrity）概念
信号完整性是指信号在信号线上的质量。信号具有良好的信号完整性是指当在需要的时候，具有所必需达到的电压电平数值。差的信号完整性不是由某一因素导致的，而是由板级设计中多种因素共同引起的。特别是在高速电路中，所使用的芯片的切换速度过快、端接元件布设不合理、电路的互联不合理等都会引起信号的完整性问题。具体主要包括串扰、反射、过冲与下冲、振荡、信号延迟等。
3.2 信号完整性的引发因素
信号完整性问题由多种因素引起，归结起来有反射、串扰、过冲和下冲、振铃、信号延迟等，其中反射和串扰是引发信号完整性问题的两大主要因素。
3.2.1 反射(reflection)
反射和我们所熟悉的光经过不连续的介质时都会有部分能量反射回来一样，就是信号在传输线上的回波现象。此时信号功率没有全部传输到负载处，有一部分被反射回来了。在高速的PCB 中导线必须等效为传输线，按照传输线理论，如果源端与负载端具有相同的阻抗，反射就不会发生了。如果二者阻抗不匹配就会引起反射，负载会将一部分电压反射回源端。根据负载阻抗和源阻抗的关系大小不同，反射电压可能为正，也可能为负。如果反射信号很强，叠加在原信号上，很可能改变逻辑状态，导致接收数据错误。如果在时钟信号上可能引起时钟沿不单调，进而引起误触发。一般布线的几何形状、不正确的线端接、经过连接器的传输及电源平面的不连续等因素均会导致此类反射。另外常有一个输出多个接收，这时不同的布线策略产生的反射对每个接收端的影响也不相同，所以布线策略也是影响反射的一个不可忽视的因素。
3.2.2 串扰（crosstalk ）
串扰是相邻两条信号线之间的不必要的耦合，信号线之间的互感和互容引起线上的噪声。因此也就把它分为感性串扰和容性串扰，分别引发耦合电流和耦合电压。当信号的边沿速率低于lns 时，串扰问题就应该考虑了。如果信号线上有交变的信号电流通过时，会产生交变的磁场，处于磁场中的相邻的信号线会感应
出信号电压。一般PCB 板层的参数、信号线间距、驱动端和接收端的电气特性及信号线的端接方式对串扰都有一定的影响。在Cadence 的信号仿真工具中可以同时对6条耦合信号线进行串扰后仿真，可以设置的扫描参数有：PCB 的介电常数，介质的厚度，沉铜厚度，信号线长度和宽度，信号线的间距．仿真时还必须指定一个受侵害的信号线，也就是考察另外的信号线对本条线路的干扰情况，激励设置为常高或是常低，这样就可以测到其他信号线对本条信号线的感应电压的总和，从而可以得到满足要求的最小间距和最大并行长度。
3.2.3 过冲(overshoot)和下冲(undershoot)
过冲是由于电路切换速度过快以及上面提到的反射所引起的信号跳变，也就是信号第一个峰值超过了峰值或谷值的设定电压。下冲是指下一个谷值或峰值。过分的过冲能够引起保护二极管工作，导致过早地失效，严重的还会损坏器件。过分的下冲能够引起假的时钟或数据错误。它们可以通过增加适当端接予以减少或消除。
3.2.4 振铃(ringing)
振荡的现象是反复出现过冲和下冲。信号的振铃由传输线上过度的电感和电容引起的接收端与传输线和源端的阻抗不匹配而产生的，通常发生在逻辑电平门限附近，多次跨越逻辑电平门限会导致逻辑功能紊乱。振铃由反射等多种因素引起的，振铃可以通过适当的端接或是改变PCB 参数予以减小，但是不可能完全消除。
在Cadence 的信号仿真软件中，将以上的信号完整性问题都放在反射参数中去度量。在接收和驱动器件的IBIS 模型库中，我们只需要设置不同的传输线阻抗参数、电阻值、信号传输速率以及选择微带线还是带状线，就可以通过仿真工具直接计算出信号的波形以及相应的数据，这样就可以找出匹配的传输线阻抗值、电阻值、信号传输速率，在对应的PCB 软件Allegro 中，就可以根据相对应的传输线阻抗值和信号传输速率得到各层中相对应信号线的宽度(需提前设好叠层的顺序和各参数) 。选择电阻匹配的方式也有多种，包括源端端接和并行端接等，根据不同的电路选择不同的方式。在布线策略上也可以选择不同的方式：菊花型、星型、自定义型，每种方式都有其优缺点，可以根据不同的电路仿真结果来确定具体的选择方式。
3.2.5 信号延迟(delay)
电路中只能按照规定的时序接收数据，过长的信号延迟可能导致时序和功能的混乱，在低速的系统中不会有问题，但是信号边缘速率加快，时钟速率提高，信号在器件之间的传输时间以及同步时间就会缩短。驱动过载、走线过长都会引起延时。必须在越来越短的时间预算中要满足所有门延时，包括建立时间，保持时间，线延迟和偏斜。 由于传输线上的等效电容和电感都会对信号的数字切换产生延迟，加上反射引起的振荡回绕，使得数据信号不能满足接收端器件正确接收所需要的时间，从而导致接收错误。在Cadence 的信号仿真软件中，将信号的延迟也放在反射的子参数中度量，有Settledelay 、Switchdelay 、Propdelay 。其中前两个与IBIS 模型库中的测试负载有关，这两个参数可以通过驱动器件和接收器件的用户手册参数得到，可以将它们与仿真后的Settledelay 、Switchdelay 加以比较，如果在Slow 模式下得到的Switchdelay 都小于计算得到的值，并且在Fast 的模式下得到的Switchdelay 的值都大于计算得到的值，就可以得出我们真正需要的两个器件之间的时延范围Propdelay 。在具体器件布放的时候，如果器件的位置不合适，在对应的时延表中那部分会显示红色，当把其位置调整合适后将会变成蓝色，表示信号在器件之间的延时已经满足Propdelay 规定的范围了。
3.3 信号完整性的解决方案
随着各种PCB 仿真软件的出现，通过仿真指导布局来解决信号完整性问题成为行之有效的途径。首先在电路设计方案中，设计者可有多种选择，并能通过设计同步切换输出数量，各单元的最大dI/dt和dV/dt等工作来控制信号的完整性，也可为高扇出功能块，如时钟驱动器选择使用差分信号。在布线过程中，可以通过在SpecctraQues 中设置约束条件来使布线符合规定条件，以得到对于延迟的准确预测。对电路进行电路仿真 这在现代高速PCB 板设计中显得尤为重要，而且它具有的最大优点是显而易见，给设计师科学、准确和直观的设计结果，便于及时更改与纠正，缩短了设计时间，降低了成本设计者应对相关因素作出估计，建立合理的模型。随着时钟频率的增加，这将成为一项关键的确认和验证步骤。在现 代高速PCB 设计中， 保持信号完整性对设计者来说越来越富有挑战性。 号完整性要求。
第四章 传输线原理
简单的说，传输线是由两条有一定长度的导线组成。如信号在走线上的传输时间大于电平跳变上升/下降时间的一半，则该走线判定为传输线。
4.1 传输线模型
平行传输线如下图所示：
图4.1
信号路径和返回路径所在的传输线不可能是理想的导体，因此它们都有有限的电阻，电阻的大小由传输线的长度和横截面积决定。任何传输线都可以划分为一系列串接线段。同样的在传输线之间的介质也不可能是理想的绝缘体，漏电流总是存在的，可以用单位长度传输线的漏电流来衡量。
如果AB 导线间的电压不随时间而变化，在AB 导线就会存在静态电场。由静电学原理可知，由静电场产生的电压为：
V =⎰E ∙dl
如果两导线上带有等量、极性相反的自由电荷，根据库仑定律，导线间的静电场为：
E =Q 4πεr 2
Q 是自由电荷量，ε是介电常数，r 是导线间距。传输线上的电荷以及其间的电压构成了电容：
C =
Q V
由于电容量会随传输线的长度线性增加，在分析中运用传输线的单位长度电容。
导线中的电流会在周围产生磁场，由安培定律有：
⎰H ∙dl =I
μI d l ⨯r 34πr 由毕奥-沙伐尔定律有： dB =
H 是磁场强度，B 是磁通密度，μ是磁导率。
如果导线间的磁通量随时间变化，传输线上就会产生感应电压，由法拉第定律有：
V =d φdi =L dt dt
综上所述，传输线模型段由串联电阻和电感、并联电容组成，如下图：
图4.2
从电路分析的角度讲，以上三种结构安排是等价的，实际的传输线模型由无数多个短线段组成，短线段的长度趋于零。由一系列短传输线段组成的传输线模型如下：
图4.3
4.2 传输线的特性阻抗
考虑短线段上的电阻和电感，其阻抗为：
Z s =l （R +j ωL ）
同样的综合电容和电导，其阻抗为：
Z P =11 =Y P l (G +j ωC )
在下图中假设传输线的长度无限大，每一小段传输线的阻抗是相等的，即： Z 1
=Z 2=Z 3=∙∙∙=Z n
图4.4
对于均与传输线，当信号在上面传输时，在任何一处所受到的瞬态阻抗是相同的，称之为传输线的特性阻抗。所以上图可以简化为下图：
图4.5
由上面的讨论可知传输线的输入阻抗和特性阻抗必然相等，即：
Z in =Z 0
由上图的电路结构知：
Z in =Z s +
求解上式得： Z 0Z P =Z 0 Z 0+Z P
Z ±Z S +4Z S Z P Z 0=S 22
根据Z S 和Z P 的定义，可得：
Z 0=l (R +j ωL ) 12R +j ωL ±l (R +j ωL ) 2+422G +j ωC
因为l 很小，所以上式可以简化为：
Z 0=R +j L =Z S Z P G +j ωC
在低频情况下，比如信号频率小于1KHz 时，特性阻抗为：
Z 0=R G
当信号频率很高，比如大于100MHz 时，ωL 和ωC 远大于R 和G ，所以上式进一步简化为：
Z 0=L C
第五章 反射的理论分析和仿真
如果信号沿互连线传播时所受的瞬态阻抗发生变化，则一部份信号将被反射，另一部份信号发生失真并继续传播下去。
5.1 反射形成机理
信号沿传输线传播时，其路径上的每一步都有相应的瞬态阻抗，无论是什么原因使瞬态阻抗发生了变化，信号都将产生反射现象，瞬态阻抗变化越大，反射越大。
图5.1
信号到达瞬态阻抗不同的两个区域的交界面时，在导体中只存在一个电压和一个电流回路，边界处不可能出现电压不连续，否则此处有一个无限大的电场；也不可能出现电流不连续，否则此处有一个无限大的磁场，所以交界面的电压和电流一定连续，则有：
V 1=V 2，I 1=I 2
而由欧姆定律知：
I 1=V 1/Z 1，I 2=V 2/Z 2
当交界面两侧的阻抗不同时，以上四个关系不可能同时成立，这就说明在交界面上必然有反射回发射端的电压，以平衡交界面两端不匹配的电压和电流。
入射信号电压V i 向着分界面传播，而传输信号电压V t 远离分界面而传播，入射电压穿越分界面时，产生反射电压V r ，则有：
V i +V r =V t
相应的当入射电流I i 穿越分界面时，反射电流I r 和传输电流I t 的关系为： I i -I r =I t
按照欧姆定律，每个区域中的电压与电流的关系为：
V i /I i =Z 1，V r /I r =Z 1，V t /I t =Z 2
通过换算可以得到：
V r /V i =Z 2-Z 12*Z 2，V t /V i = Z 2+Z 1Z 2+Z 1
由此可以看出，缩小Z 1和Z 2的差值，有利于减小反射电压，在实际运用中，通过给传输线端接匹配阻抗来实现。
在典型的数字系统中，驱动器的输出阻抗通常小于PCB 互联信号线的特征阻抗，而PCB 互联信号线的特征阻抗也总是小于接收器的输入阻抗。这种阻抗的不连续性就会导致设计系统中信号反射的出现。
5.2反射引起的振铃效应
5.2.1 由电路谐振产生的振铃效应
在研究由反射引起的振铃效应前，先讨论由电路谐振引起的振铃效应。在时钟速度高达10MHz 的数字系统中，振铃（Ringing ）现象是设计中的显著问题。传导系统对输入信号的响应，在很大程度上取决于系统的尺寸是否小于信号中最快的电气特性的有效长度，反之亦然。电气特性的有效长度由它的持续时间和传播延迟决定，即l=Tr/D（Tr =上升时间，ps ；D=延迟，ps/in）。如果走线长度小于有效长度的1/6，该电路表现为集总系统，如果系统对输入脉冲的响应是沿走线分布的，称之为分布系统。
图5.2
对于不同长度的印制板布线，有不同的处理方法。一般来说，长度小于2英寸的走线的电气特性更像集总参数的LC 电路；长度大于8英寸的走线的电气特性更像分布参量的传输线电路。为了消除以振铃噪声，对于不同长度的走线有不同
的处理措施，这些措施和印制版走线的等效电路模型有关。
印制版的走线类似于谐振电路，由板上的铜铂提供电感，负载提供电容，同时铜铂依其长度有分布电感存在。下图即为其简化模型：
图5.3
在此模型中C 为Source 驱动 源的负载管脚的分布电容，该电路模型为一LC 谐振电路，如果其电感量为L ，电容为C ，则其谐振频率为：
f =1
2πLC
振铃噪声大致正比于谐振周期和时钟沿上升/下降时间的比值。当走线很短时，电感量和分布电容量都很小，这样谐振频率很高，谐振周期很短，振铃的幅度亦很小。当走线长度增加时，电感量和分布电容量都加大，谐振周期变长，振铃幅度也加大，此时对电路的正常工作会产生较大的影响。如下图所示：
图5.4
减小振铃噪声的一种有效手段是在电路中串联一个小电阻，此时电路模型变为下图：
图5.5
显然，该电阻为谐振电路提供了阻尼，该阻尼电阻能显著减小振铃幅度，缩短振铃震荡时间，同时几乎不影响电路速度。在工程使用上，该电阻通常为25欧姆。
理论上，电平从高到低跳变和从低到高跳变都会引起振铃，但是在典型的TTL 电路中，从高到低的电平跳变引起的振铃现象更为显著。这是因为相对于从低到高的电平跳变，CMOS 和TTL 的输出级在从高到低的跳变时有更强的驱动能力，同时其等效的输出阻抗更小，一般只有3-10欧姆，这样就不能为谐振回路提供强的阻尼，所以从高到低的跳变 引起的振铃较剧烈，对电路的影响也较大。同时TTL 电平对高低门限有不同耐受程度：典型的逻辑信号在高电平时有3.5V ，而在低电平时为0.2V ，而高低电平门限为1.4V ，所以在从低到高的跳变产生的振铃必须有（3.5-1.4=2.1V）的幅度才会产生数据错误；而从高到低的振铃幅度只要有（1.4-0.2=1.2V）就会产生数据错误。
对长度小于2英寸，线宽10mil 的走线进行仿真，发射端为74LCX16374芯片NO.23引脚，接收端为Virtex _ⅡNO.D2引脚，激励为100MHZ 的方波，如下图所示：
图5.6
在不加阻尼电阻、加入阻尼电阻R=25ohm、R=50ohm、R=100ohm的情况下得到的仿真结果如下表：
表5.1
仿真波形对比如下：
图5.7
从上图可看出，在接收端波无阻尼电阻时波形有明显的振铃效应存在，为了减小振铃效应，在发射端与接收端之间加入阻尼电阻后，振铃效应有明显的改善，随着R 的增大，振铃的幅度和次数逐渐减少，对于波形的改善有一定效果。
5.2.2 反射引起的振铃效应
驱动源总存在内阻，内阻对进入传输线的初始电压有重要影响。当反射波最终到达源端时，将此内阻作为瞬态阻抗，它的值决定了反射波再次反射回远端的情况。
进入传输线的实际电压是由源电压及内阻和传输线组成的分压器共同决定的，设源电压为V 0，内阻为R 0，传输线的特性阻抗为Z 0，则进入传输线的实际电压为：
V i =V 0*Z 0 Z 0+R 0
由此可见减小电源的内阻有利于提高电源的利用率，在实际运用中，驱动源内阻都远小于传输线特性阻抗，而负载的输入阻抗一般都大于传输线的特性阻抗，这样就会导致在源端出现负反射，在负载端出现正反射，反射波在源端和负载端来回反射就会引起振铃现象，与电路谐振所产生的振铃效应相比，其本质上是有区别的。
当走线很长时，由反射引起的振铃是很严重的，对走线长度为10in 的传输线
PCB 仿真设计毕业论文
【摘要】
随着微电子技术和计算机技术的不断发展，信号完整性分析的应用已经成为解决高速系统设计的唯一有效途径。借助功能强大的Cadence 公司SpecctraQuest 仿真软件，利用IBIS 模型，对高速信号线进行布局布线前信号完整性仿真分析是一种简单可行行的分析方法，可以发现信号完整性问题，根据仿真结果在信号完整性相关问题上做出优化的设计，从而缩短设计周期。
本文概要地介绍了信号完整性(SI ) 的相关问题，基于信号完整性分析的PCB 设计方法，传输线基本理论，详尽的阐述了影响信号完整性的两大重要因素—反射和串扰的相关理论并提出了减小反射和串扰得有效办法。讨论了基于
SpecctraQucst 的仿真模型的建立并对仿真结果进行了分析。研究结果表明在高速电路设计中采用基于信号完整性的仿真设计是可行的, 也是必要的。
【关键字】
高速PCB 、信号完整性、传输线、反射、串扰、仿真
Abstract
With the development of micro-electronics technology and computer technology，application of signal integrity analysis is the only way to solve high-speed system design. By dint of SpecctraQuest which is a powerful simulation software, it’s a simple and doable analytical method to make use of IBIS model to analyze signal integrity on high-speed signal lines before component placement and routing. This method can find out signal integrity problem and make optimization design on
interrelated problem of signal integrity. Then the design period is shortened.
In this paper，interrelated problem of signal integrity, PCB design based on signal integrity, transmission lines basal principle are introduced summarily．The interrelated problem of reflection and crosstalk which are the two important factors that influence signal integrity is expounded. It gives effective methods to reduce reflection and crosstalk. The establishment of emulational model based on SpecctraQucst is
discussed and the result of simulation is analysed. The researchful fruit indicates it’s doable and necessary to adopt emulational design based on signal integrity in
high-speed electrocircuit design.
Key Words
High-speed PCB、Signal integrity、Transmission lines、reflect 、crosstalk 、simulation
目录
第一章 绪论………………………………………………………………………5
第二章 Candence Allegro PCB简介……………………………………………..6
2.1 高速PCB 的设计方法……………………………………………………..6
2.2 SpecctraQuest Interconnect Designer在高速信号印刷板设计中的应用.7
2.3 PCB 板的SI 仿真分析……………………………………………………8
第三章 信号完整性分析概论……………………………………………………12
3.1 信号完整性（Signal Integrity）概念……………………………………12
3.2 信号完整性的引发因素………………………………………………….12
3.3 信号完整性的解决方案………………………………………………….14
第四章 传输线原理………………………………………………………………..15
4.1 传输线模型……………………………………………………………….15
4.2 传输线的特性阻抗……………………………………………………….16
第五章 反射的理论分析和仿真………………………………………………..19
5.1 反射形成机理…………………………………………………………….19
5.2 反射引起的振铃效应…………………………………………………….20
5.3 端接电阻匹配方式……………………………………………………….23
5.4 多负载的端接……………………………………………………………. 28
5.5 反射的影响因素………………………………………………………….29
第六章 串扰的理论分析和仿真…………………………………………………34
6.1 容性耦合电流…………………………………………………………….34
6.2 感性耦合电流…………………………………………………………….35
6.3 近端串扰………………………………………………………………….36
6.4 远端串扰………………………………………………………………….38
6.5 串扰的影响因素………………………………………………………….41
第七章 结束语……………………………………………………………………46 参考文献……………………………………………………………………………47 致谢…………………………………………………………………………………47
附录：A/D、D/A 采样测试板原理图和PCB 板图……………………………...61
第一章 绪论
随着信息宽带化和高速化的发展，以前的低速PCB 已完全不能满足日益增长信息化发展的需要，人们对通信需求的不断提高，要求信号的传输和处理的速度越来越快，相应的高速PCB 的应用也越来越广，设计也越来越复杂。高速电路有两个方面的含义，一是频率高，通常认为数字电路的频率达到或是超过45MHZ 至50MHZ ，而且工作在这个频率之上的电路已经占到了整个系统的三分之一，就称为高速电路；二是从信号的上升与下降时间考虑，当信号的上升时小于6倍信号传输延时时即认为信号是高速信号，此时考虑的与信号的具体频率无关．高速PCB 的出现将对硬件人员提出更高的要求，仅仅依靠自己的经验去布线，会顾此失彼，造成研发周期过长，浪费财力物力，生产出来的产品不稳定。
高速电路设计在现代电路设计中所占的比例越来越大，设计难度也越来越
高，它的解决不仅需要高速器件，更需要设计者的智慧和仔细的工作，必须认真研究分析具体情况，解决存在的高速电路问题．一般说来主要包括三方面的设计：信号完整性设计、电磁兼容设计、电源完整性设计．
在电子系统与电路全面进入1GHz 以上的高速高频设计领域的今天，在实现VLSI 芯片、PCB 和系统设计功能的前提下具有性能属性的信号完整性问题已经成为电子设计的一个瓶颈。从广义上讲，信号完整性指的是在高速产品中有互连线引起的所有问题，它主要研究互连线与数字信号的电压电流波形相互作用时其电气特性参数如何影响产品的性能。
传统的设计方法在制作的过程中没有仿真软件来考虑信号完整性问题，产品首次成功是很难的，降低了生产效率。只有在设计过程中融入信号完整性分析，才能做到产品在上市时间和性能方面占优势。对于高速PCB 设计者来说，熟悉信号完整性问题机理理论知识、熟练掌握信号完整性分析方法、灵活设计信号完整性问题的解决方案是很重要的，因为只有这样才能成为21世纪信息高速化的成功硬件工程师。
信号完整性的研究还是一个不成熟的领域，很多问题只能做定性分析，为此，在设计过程中首先要尽量应用已经成熟的工程经验；其次是要对产品的性能做出预测和评估以及仿真。在设计过程中可以不断积累分析能力，不断创新解决信号
完整性的方法，利用仿真工具可以得到检验。
第二章：Candence Allegro PCB简介
2.1 高速PCB 的设计方法
2.1.1 传统的PCB 设计方法
如图2.1是传统的设计方法，在最后测试之前，没有做任何的处理，基本都是依靠设计者的经验来完成的。在对样机测试检验时才可以查找到问题，确定问题原因。为了解决问题，很可能又要从头开始设计一遍。无论是从开发周期还是开发成本上看，这种主要依赖设计者经验的方法不能满足现代产品开发的要求，更不能适应现代高速电路高复杂性的设计。所以必须借助先进的设计工具来定性、定量的分析，控制设计流程。
图2.1 图2.2
2.1.2 Cadence 的PCB 设计方法
现在越来越多的高速设计是采用一种有利于加快开发周期的更有效的方法。先是建立一套满足设计性能指标的物理设计规择，通过这些规则来限制PCB 布局布线。在器件安装之前，先进行仿真设计。在这种虚拟测试中，设计者可以对比设计指标来评估性能。而这些关键的前提因素是要建立一套针对性能指标的物理
设计规则，而规则的基础又是建立在基于模型的仿真分析和准确预测电气特性之上的，所以不同阶段的仿真分析显得非常重要。
Cadence 公司针对PCB Design Studio 发布一个功能非常实用的高速电路设计及信号完整性分析的工具选件——Allegro PCB ，利用这个仿真软件能够根据叠层的排序，PCB 的介电常数，介质的厚度，信号层所处的位置以及线宽等等来判断某一PCB 线条是否属于微带线、带状线、宽带耦合带状线，并且根据不同的计算公式自动计算出信号线的阻抗以及信号线的反射、串扰、电磁干扰等等，从而可以对布线进行约束以保证PCB 的信号完整性。
在布线时利用Interconnect Designer工具设置各种约束条件，这些约束条件包括了范围广泛的物理和电气性能参数，如常见的PCB 线宽，过孔数目，阻抗范围，还有峰值串扰，过冲特性，信号延时，阻抗匹配等，用仿真的结果做出在PCB 中对时序、信号完整性、电磁兼容、时间特性及其他相关问题上做出最优化的设计。
Cadence 软件针对高速PCB 的设计开发了自己的设计流程，如图2它的主要思想是用好的仿真分析设计来预防问题的发生，尽量在PCB 制作前解决一切可能发生的问题。与左边传统的设计流程相比，最主要的差别是在流程中增加了控制节点，可以有效地控制设计流程。它将原理图设计、PCB 布局布线和高速仿真分析集成于一体，可以解决在设计中各个环节存在的与电气性能相关的问题。通过对时序、信噪、串扰、电源结构和电磁兼容等多方面的因素进行分析，可以在布局布线之前对系统的信号完整性、电源完整性、电磁干扰等问题作最优的设计。
2.2 SpecctraQuest Interconnect Designer在高速
PCB 设计中的应用
2.2.1 高速系统设计的若干问题
“高速”设计并不是只适用于以较高时钟速率运行的设计，随着驱动器的上升和下降时间缩短，信号完整性和EMC 问题就会加大。如果所用片子的信号和时钟边沿速率为1至2ns 或更快，即使运行在几兆赫的板子也要精心考虑。信号传递速度快的板子在设计时就要采用虚拟样板，先对系统功能进行透彻的仿真，然后决定电路图的布局布线。所谓虚拟样板是供设计者先行模拟仿真的系统模型。对模拟样板进行仿真，是为了分析信号的完整性和EMC 性能，这意味着样板里必
须有足够精确的器件模型。片子模型通常有两类：一类是功能级；另一类是电路/器件级，后者一般用的是Spice 语言或类似Spice 的语言。功能级模型用于对系统级整体设计的评估，而电路/器件模型则用于对设计内部各个零部件进行精确分析，找出难以鉴定的隐患。对这两类模型都要进行仿真，并检查器件互连及板子通路。
2.2.2 SpecctraQuest interconnect Designer的性能简介
SpecctraQuest interconnect Designer是Cadence 公司为了满足高速系统和板级设计需要而开发的工程设计环境。它将功能设计和物理实际设计有机的结合在一起。设计工程师能在直观的环境中探索并解决与系统功能息息相关的高速设计问题。在进行实际的布局和布线之前，SpecctraQuest Interconnect Designer使设计工程师在时间特性，信号完整性，EMI ，散热及其他相关问题上作出最优化的设计。这种统一的考虑不仅在单块板的系统中得到完美体现，更能在多块板构成的系统中，包括ASIC 芯片，电路板，连接电缆，插接件等之间的连接进行分析。
SpecctraQuest 可以接受许多第三方厂商的网络表信息，时间特性数据（例如IBIS 模型），提供了强大且易用的高速设计必须考虑的参数设置环境。元件的IBIS 仿真模型由元件的制造商提供，也可以自定义元件的模型。IBIS (input/output buffer information) 输入/输出缓冲器信息规范, 是一个元件的标准模型信息。IBIS 模型是一种基于V/I曲线的对I/O 缓冲器快速准确建摸的方法, 是反映芯片驱动和接收电气特性的一种国际标准, 它提供一种标准的文件格式来记录如驱动器输出阻抗、上升/下降时间及输出负载等参数, 非常适合做振铃( ringing) 和串扰(crosstalk) 等高频效应的计算与仿真。
IBIS 模型是用于描述I/O 缓冲信息特性的模型, 一个输出输入端口的行为描述可以分解为一系列的简单的功能模块, 由这些简单的功能模块就可以建立起完整的IBIS 模型, 包括封装所带来的寄生参数、硅片本身的寄生电容、电源或地的嵌压保护电路、门限和使能逻辑、上拉和下拉电路等。
在SpecctraQuest 的参数设置环境中你可以针对不同设计要求规定不同的约
束条件。这些不同的约束条件可以通过参数分配表分配给电路板上不同的特定区域，或者分配给某一个信号组（group ），甚至具体到某一个网络。这些约束条件包括了范围广泛的物理和电气性能参数，如常见的PCB 线宽，过孔数目，阻抗范
围，还有峰值串扰，过冲特性，信号延时，阻抗匹配等。SpecctraQuest 内部包括SigNoise 信号完整性分析工具，SigNoise 能接受IBIS ， Elecmodel 和Quad 模型，转换成其独特的设计模型化语言（DML ）以完成复杂I/O结构的建模。这种结构内有可编程驱动强度缓冲器，动态上拉/下拉I/O缓冲器和动态钳位二极管。这种复杂的I/O结构模型是纯IBIS 模型难以作到的。DML 语言以Spice 语言为基础，把IBIS 模型嵌套在较大的宏模型中，在较大的Spice 模型中有功能性IBIS 模型，因此SigNoise 能以快得多的速度进行仿真，而这种速度是纯Spice 模型所无法达到的。
SpecctraQuest 对高速系统的信号完整性分析和波形仿真，在高速系统设计中具有指导意义。设计者可以在电路板预布局的情况下，就可以对系统特性进行仿真，而且实践证明，仿真结果不好的布局，在完成布线后的仿真结果也不好。在进行布局的调整，完成布线后，再进行仿真，对于效果不好的网络分析原因，再加以针对性的改进，直至得到满意的布线结果。SpecctraQuest 仿真流程如下：
图2.3
第三章 信号完整性分析概论
3.1 信号完整性（Signal Integrity）概念
信号完整性是指信号在信号线上的质量。信号具有良好的信号完整性是指当在需要的时候，具有所必需达到的电压电平数值。差的信号完整性不是由某一因素导致的，而是由板级设计中多种因素共同引起的。特别是在高速电路中，所使用的芯片的切换速度过快、端接元件布设不合理、电路的互联不合理等都会引起信号的完整性问题。具体主要包括串扰、反射、过冲与下冲、振荡、信号延迟等。
3.2 信号完整性的引发因素
信号完整性问题由多种因素引起，归结起来有反射、串扰、过冲和下冲、振铃、信号延迟等，其中反射和串扰是引发信号完整性问题的两大主要因素。
3.2.1 反射(reflection)
反射和我们所熟悉的光经过不连续的介质时都会有部分能量反射回来一样，就是信号在传输线上的回波现象。此时信号功率没有全部传输到负载处，有一部分被反射回来了。在高速的PCB 中导线必须等效为传输线，按照传输线理论，如果源端与负载端具有相同的阻抗，反射就不会发生了。如果二者阻抗不匹配就会引起反射，负载会将一部分电压反射回源端。根据负载阻抗和源阻抗的关系大小不同，反射电压可能为正，也可能为负。如果反射信号很强，叠加在原信号上，很可能改变逻辑状态，导致接收数据错误。如果在时钟信号上可能引起时钟沿不单调，进而引起误触发。一般布线的几何形状、不正确的线端接、经过连接器的传输及电源平面的不连续等因素均会导致此类反射。另外常有一个输出多个接收，这时不同的布线策略产生的反射对每个接收端的影响也不相同，所以布线策略也是影响反射的一个不可忽视的因素。
3.2.2 串扰（crosstalk ）
串扰是相邻两条信号线之间的不必要的耦合，信号线之间的互感和互容引起线上的噪声。因此也就把它分为感性串扰和容性串扰，分别引发耦合电流和耦合电压。当信号的边沿速率低于lns 时，串扰问题就应该考虑了。如果信号线上有交变的信号电流通过时，会产生交变的磁场，处于磁场中的相邻的信号线会感应
出信号电压。一般PCB 板层的参数、信号线间距、驱动端和接收端的电气特性及信号线的端接方式对串扰都有一定的影响。在Cadence 的信号仿真工具中可以同时对6条耦合信号线进行串扰后仿真，可以设置的扫描参数有：PCB 的介电常数，介质的厚度，沉铜厚度，信号线长度和宽度，信号线的间距．仿真时还必须指定一个受侵害的信号线，也就是考察另外的信号线对本条线路的干扰情况，激励设置为常高或是常低，这样就可以测到其他信号线对本条信号线的感应电压的总和，从而可以得到满足要求的最小间距和最大并行长度。
3.2.3 过冲(overshoot)和下冲(undershoot)
过冲是由于电路切换速度过快以及上面提到的反射所引起的信号跳变，也就是信号第一个峰值超过了峰值或谷值的设定电压。下冲是指下一个谷值或峰值。过分的过冲能够引起保护二极管工作，导致过早地失效，严重的还会损坏器件。过分的下冲能够引起假的时钟或数据错误。它们可以通过增加适当端接予以减少或消除。
3.2.4 振铃(ringing)
振荡的现象是反复出现过冲和下冲。信号的振铃由传输线上过度的电感和电容引起的接收端与传输线和源端的阻抗不匹配而产生的，通常发生在逻辑电平门限附近，多次跨越逻辑电平门限会导致逻辑功能紊乱。振铃由反射等多种因素引起的，振铃可以通过适当的端接或是改变PCB 参数予以减小，但是不可能完全消除。
在Cadence 的信号仿真软件中，将以上的信号完整性问题都放在反射参数中去度量。在接收和驱动器件的IBIS 模型库中，我们只需要设置不同的传输线阻抗参数、电阻值、信号传输速率以及选择微带线还是带状线，就可以通过仿真工具直接计算出信号的波形以及相应的数据，这样就可以找出匹配的传输线阻抗值、电阻值、信号传输速率，在对应的PCB 软件Allegro 中，就可以根据相对应的传输线阻抗值和信号传输速率得到各层中相对应信号线的宽度(需提前设好叠层的顺序和各参数) 。选择电阻匹配的方式也有多种，包括源端端接和并行端接等，根据不同的电路选择不同的方式。在布线策略上也可以选择不同的方式：菊花型、星型、自定义型，每种方式都有其优缺点，可以根据不同的电路仿真结果来确定具体的选择方式。
3.2.5 信号延迟(delay)
电路中只能按照规定的时序接收数据，过长的信号延迟可能导致时序和功能的混乱，在低速的系统中不会有问题，但是信号边缘速率加快，时钟速率提高，信号在器件之间的传输时间以及同步时间就会缩短。驱动过载、走线过长都会引起延时。必须在越来越短的时间预算中要满足所有门延时，包括建立时间，保持时间，线延迟和偏斜。 由于传输线上的等效电容和电感都会对信号的数字切换产生延迟，加上反射引起的振荡回绕，使得数据信号不能满足接收端器件正确接收所需要的时间，从而导致接收错误。在Cadence 的信号仿真软件中，将信号的延迟也放在反射的子参数中度量，有Settledelay 、Switchdelay 、Propdelay 。其中前两个与IBIS 模型库中的测试负载有关，这两个参数可以通过驱动器件和接收器件的用户手册参数得到，可以将它们与仿真后的Settledelay 、Switchdelay 加以比较，如果在Slow 模式下得到的Switchdelay 都小于计算得到的值，并且在Fast 的模式下得到的Switchdelay 的值都大于计算得到的值，就可以得出我们真正需要的两个器件之间的时延范围Propdelay 。在具体器件布放的时候，如果器件的位置不合适，在对应的时延表中那部分会显示红色，当把其位置调整合适后将会变成蓝色，表示信号在器件之间的延时已经满足Propdelay 规定的范围了。
3.3 信号完整性的解决方案
随着各种PCB 仿真软件的出现，通过仿真指导布局来解决信号完整性问题成为行之有效的途径。首先在电路设计方案中，设计者可有多种选择，并能通过设计同步切换输出数量，各单元的最大dI/dt和dV/dt等工作来控制信号的完整性，也可为高扇出功能块，如时钟驱动器选择使用差分信号。在布线过程中，可以通过在SpecctraQues 中设置约束条件来使布线符合规定条件，以得到对于延迟的准确预测。对电路进行电路仿真 这在现代高速PCB 板设计中显得尤为重要，而且它具有的最大优点是显而易见，给设计师科学、准确和直观的设计结果，便于及时更改与纠正，缩短了设计时间，降低了成本设计者应对相关因素作出估计，建立合理的模型。随着时钟频率的增加，这将成为一项关键的确认和验证步骤。在现 代高速PCB 设计中， 保持信号完整性对设计者来说越来越富有挑战性。 号完整性要求。
第四章 传输线原理
简单的说，传输线是由两条有一定长度的导线组成。如信号在走线上的传输时间大于电平跳变上升/下降时间的一半，则该走线判定为传输线。
4.1 传输线模型
平行传输线如下图所示：
图4.1
信号路径和返回路径所在的传输线不可能是理想的导体，因此它们都有有限的电阻，电阻的大小由传输线的长度和横截面积决定。任何传输线都可以划分为一系列串接线段。同样的在传输线之间的介质也不可能是理想的绝缘体，漏电流总是存在的，可以用单位长度传输线的漏电流来衡量。
如果AB 导线间的电压不随时间而变化，在AB 导线就会存在静态电场。由静电学原理可知，由静电场产生的电压为：
V =⎰E ∙dl
如果两导线上带有等量、极性相反的自由电荷，根据库仑定律，导线间的静电场为：
E =Q 4πεr 2
Q 是自由电荷量，ε是介电常数，r 是导线间距。传输线上的电荷以及其间的电压构成了电容：
C =
Q V
由于电容量会随传输线的长度线性增加，在分析中运用传输线的单位长度电容。
导线中的电流会在周围产生磁场，由安培定律有：
⎰H ∙dl =I
μI d l ⨯r 34πr 由毕奥-沙伐尔定律有： dB =
H 是磁场强度，B 是磁通密度，μ是磁导率。
如果导线间的磁通量随时间变化，传输线上就会产生感应电压，由法拉第定律有：
V =d φdi =L dt dt
综上所述，传输线模型段由串联电阻和电感、并联电容组成，如下图：
图4.2
从电路分析的角度讲，以上三种结构安排是等价的，实际的传输线模型由无数多个短线段组成，短线段的长度趋于零。由一系列短传输线段组成的传输线模型如下：
图4.3
4.2 传输线的特性阻抗
考虑短线段上的电阻和电感，其阻抗为：
Z s =l （R +j ωL ）
同样的综合电容和电导，其阻抗为：
Z P =11 =Y P l (G +j ωC )
在下图中假设传输线的长度无限大，每一小段传输线的阻抗是相等的，即： Z 1
=Z 2=Z 3=∙∙∙=Z n
图4.4
对于均与传输线，当信号在上面传输时，在任何一处所受到的瞬态阻抗是相同的，称之为传输线的特性阻抗。所以上图可以简化为下图：
图4.5
由上面的讨论可知传输线的输入阻抗和特性阻抗必然相等，即：
Z in =Z 0
由上图的电路结构知：
Z in =Z s +
求解上式得： Z 0Z P =Z 0 Z 0+Z P
Z ±Z S +4Z S Z P Z 0=S 22
根据Z S 和Z P 的定义，可得：
Z 0=l (R +j ωL ) 12R +j ωL ±l (R +j ωL ) 2+422G +j ωC
因为l 很小，所以上式可以简化为：
Z 0=R +j L =Z S Z P G +j ωC
在低频情况下，比如信号频率小于1KHz 时，特性阻抗为：
Z 0=R G
当信号频率很高，比如大于100MHz 时，ωL 和ωC 远大于R 和G ，所以上式进一步简化为：
Z 0=L C
第五章 反射的理论分析和仿真
如果信号沿互连线传播时所受的瞬态阻抗发生变化，则一部份信号将被反射，另一部份信号发生失真并继续传播下去。
5.1 反射形成机理
信号沿传输线传播时，其路径上的每一步都有相应的瞬态阻抗，无论是什么原因使瞬态阻抗发生了变化，信号都将产生反射现象，瞬态阻抗变化越大，反射越大。
图5.1
信号到达瞬态阻抗不同的两个区域的交界面时，在导体中只存在一个电压和一个电流回路，边界处不可能出现电压不连续，否则此处有一个无限大的电场；也不可能出现电流不连续，否则此处有一个无限大的磁场，所以交界面的电压和电流一定连续，则有：
V 1=V 2，I 1=I 2
而由欧姆定律知：
I 1=V 1/Z 1，I 2=V 2/Z 2
当交界面两侧的阻抗不同时，以上四个关系不可能同时成立，这就说明在交界面上必然有反射回发射端的电压，以平衡交界面两端不匹配的电压和电流。
入射信号电压V i 向着分界面传播，而传输信号电压V t 远离分界面而传播，入射电压穿越分界面时，产生反射电压V r ，则有：
V i +V r =V t
相应的当入射电流I i 穿越分界面时，反射电流I r 和传输电流I t 的关系为： I i -I r =I t
按照欧姆定律，每个区域中的电压与电流的关系为：
V i /I i =Z 1，V r /I r =Z 1，V t /I t =Z 2
通过换算可以得到：
V r /V i =Z 2-Z 12*Z 2，V t /V i = Z 2+Z 1Z 2+Z 1
由此可以看出，缩小Z 1和Z 2的差值，有利于减小反射电压，在实际运用中，通过给传输线端接匹配阻抗来实现。
在典型的数字系统中，驱动器的输出阻抗通常小于PCB 互联信号线的特征阻抗，而PCB 互联信号线的特征阻抗也总是小于接收器的输入阻抗。这种阻抗的不连续性就会导致设计系统中信号反射的出现。
5.2反射引起的振铃效应
5.2.1 由电路谐振产生的振铃效应
在研究由反射引起的振铃效应前，先讨论由电路谐振引起的振铃效应。在时钟速度高达10MHz 的数字系统中，振铃（Ringing ）现象是设计中的显著问题。传导系统对输入信号的响应，在很大程度上取决于系统的尺寸是否小于信号中最快的电气特性的有效长度，反之亦然。电气特性的有效长度由它的持续时间和传播延迟决定，即l=Tr/D（Tr =上升时间，ps ；D=延迟，ps/in）。如果走线长度小于有效长度的1/6，该电路表现为集总系统，如果系统对输入脉冲的响应是沿走线分布的，称之为分布系统。
图5.2
对于不同长度的印制板布线，有不同的处理方法。一般来说，长度小于2英寸的走线的电气特性更像集总参数的LC 电路；长度大于8英寸的走线的电气特性更像分布参量的传输线电路。为了消除以振铃噪声，对于不同长度的走线有不同
的处理措施，这些措施和印制版走线的等效电路模型有关。
印制版的走线类似于谐振电路，由板上的铜铂提供电感，负载提供电容，同时铜铂依其长度有分布电感存在。下图即为其简化模型：
图5.3
在此模型中C 为Source 驱动 源的负载管脚的分布电容，该电路模型为一LC 谐振电路，如果其电感量为L ，电容为C ，则其谐振频率为：
f =1
2πLC
振铃噪声大致正比于谐振周期和时钟沿上升/下降时间的比值。当走线很短时，电感量和分布电容量都很小，这样谐振频率很高，谐振周期很短，振铃的幅度亦很小。当走线长度增加时，电感量和分布电容量都加大，谐振周期变长，振铃幅度也加大，此时对电路的正常工作会产生较大的影响。如下图所示：
图5.4
减小振铃噪声的一种有效手段是在电路中串联一个小电阻，此时电路模型变为下图：
图5.5
显然，该电阻为谐振电路提供了阻尼，该阻尼电阻能显著减小振铃幅度，缩短振铃震荡时间，同时几乎不影响电路速度。在工程使用上，该电阻通常为25欧姆。
理论上，电平从高到低跳变和从低到高跳变都会引起振铃，但是在典型的TTL 电路中，从高到低的电平跳变引起的振铃现象更为显著。这是因为相对于从低到高的电平跳变，CMOS 和TTL 的输出级在从高到低的跳变时有更强的驱动能力，同时其等效的输出阻抗更小，一般只有3-10欧姆，这样就不能为谐振回路提供强的阻尼，所以从高到低的跳变 引起的振铃较剧烈，对电路的影响也较大。同时TTL 电平对高低门限有不同耐受程度：典型的逻辑信号在高电平时有3.5V ，而在低电平时为0.2V ，而高低电平门限为1.4V ，所以在从低到高的跳变产生的振铃必须有（3.5-1.4=2.1V）的幅度才会产生数据错误；而从高到低的振铃幅度只要有（1.4-0.2=1.2V）就会产生数据错误。
对长度小于2英寸，线宽10mil 的走线进行仿真，发射端为74LCX16374芯片NO.23引脚，接收端为Virtex _ⅡNO.D2引脚，激励为100MHZ 的方波，如下图所示：
图5.6
在不加阻尼电阻、加入阻尼电阻R=25ohm、R=50ohm、R=100ohm的情况下得到的仿真结果如下表：
表5.1
仿真波形对比如下：
图5.7
从上图可看出，在接收端波无阻尼电阻时波形有明显的振铃效应存在，为了减小振铃效应，在发射端与接收端之间加入阻尼电阻后，振铃效应有明显的改善，随着R 的增大，振铃的幅度和次数逐渐减少，对于波形的改善有一定效果。
5.2.2 反射引起的振铃效应
驱动源总存在内阻，内阻对进入传输线的初始电压有重要影响。当反射波最终到达源端时，将此内阻作为瞬态阻抗，它的值决定了反射波再次反射回远端的情况。
进入传输线的实际电压是由源电压及内阻和传输线组成的分压器共同决定的，设源电压为V 0，内阻为R 0，传输线的特性阻抗为Z 0，则进入传输线的实际电压为：
V i =V 0*Z 0 Z 0+R 0
由此可见减小电源的内阻有利于提高电源的利用率，在实际运用中，驱动源内阻都远小于传输线特性阻抗，而负载的输入阻抗一般都大于传输线的特性阻抗，这样就会导致在源端出现负反射，在负载端出现正反射，反射波在源端和负载端来回反射就会引起振铃现象，与电路谐振所产生的振铃效应相比，其本质上是有区别的。
当走线很长时，由反射引起的振铃是很严重的，对走线长度为10in 的传输线