等离子体刻蚀

等离子体刻蚀 集成电路的发展

1958年： 第一个锗集成电路

1961年： 集成8个元件

目前： 集成20亿个元件 对比：

第一台计算机（EN IAC，1946），18000 只电子管, 重达30 吨, 占地180 平方米, 耗电150 千瓦。

奔II芯片：7.5百万个晶体管

集成电路发展的基本规律

穆尔法则：硅集成电路单位面积上的晶体管数，每18个月翻一番，特征尺寸下降一半。

集成度随时间的增长：

特征长度随时间的下降：

集成电路制造与等离子体刻蚀 集成电路本质：微小晶体管，MOS场效应管的集成

微小晶体管，MOS场的制作：硅片上微结构制作----槽、孔 早期工艺：化学液体腐蚀----湿法工艺

5微米以上

缺点: (a)腐蚀性残液----->降低器件稳定性、寿命

(b)各向同性

(c)耗水量大（why）

(d)环境污染

随着特征尺寸的下降，湿法工艺不能满足要求，寻求新的工艺----> 等离子体干法刻蚀，在1969引入半导体加工，在70年代开始广泛应用。

等离子体刻蚀过程、原理：

4

刻蚀三个阶段

(1) 刻蚀物质的吸附、反应

(2) 挥发性产物的形成;

(3) 产物的脱附,

氯等离子体刻蚀硅反应过程

Cl2→ Cl+Cl

Si（表面）+2Cl→ SiCl2

SiCl2 + 2Cl →SiCl4（why）

CF4等离子体刻蚀SiO2反应过程

离子轰击作用

三种主要作用

（1）化学增强物理溅射(Chemical en2hanced physical

sputtering)

例如,含氟的等离子体在硅表面形成的SiFx 基与元素

Si 相比,其键合能比较低,因而在离子轰击时具有较高的溅射几率,

（2）晶格损伤诱导化学反应(damage - induced chemical

reaction)

离子轰击产生的晶格损伤使基片表面与气体物质的反应速率增大

（3）化学溅射(chemical sputtering)

活性离子轰击引起一种化学反应,使其先形成弱束缚的

分子,然后从表面脱附。

其他作用

☼加速反应物的脱附 ---> 提高刻蚀反应速度

☼控制附加沉积物---> 提高刻蚀的各向异性

☼损伤

等离子体各向异性的实现

等离子体刻蚀的特点、优点

（1） 污染小，刻蚀残存物少

（2） 可以实现各向异性刻蚀

（3） 工艺兼容性好：刻蚀、沉积、掺杂

缺点：

（1） 成本高

（2） 机理过程复杂，技术难度高

（3） 器件损伤大

等离子体刻蚀技术

☼刻蚀指标要求

片间、片内均匀性----

各向异性-----图形高保真

高刻蚀速率----

线宽损失

高选择比----- 刻蚀速率比

低损伤

☼刻蚀技术的趋势： 单片工艺

大片化 （为什么要大片化？）

1980 早期 100 to 150 1980 晚期 150 to 200

1990末期 200 to 300

2009 450

原因：提高效率，降低成本

微细化

1997 1999 2001 2003 2006 2009 2012

0.25 0.18 0.15 0.13 0.1 0.07 0.05

亚微米， 深亚微米

铜线工艺

多层互连 1997，6层----- > 2002， 9层

低损伤

☼刻蚀等离子体源的发展趋势

低气压----------大片化

高密度---------高速率 ------> ECR,ICP, HELICON, SWP 大面积均匀---

脉冲-----

☼各类材料/结构刻蚀

微电子

硅---------- mono， poly， doped , undoped

介质刻蚀--- 氧化物刻蚀， 氮氧化物

金属刻蚀---- 铝，钨，钼

光胶掩膜---

光电子

II-VI, III-V半导体材料，石英光波导

激光器腔面、光栅、镜面

（对于刻蚀表面的光滑度、形状控制要求较高）

微机电

硅

高刻蚀速率

刻蚀形状

☼等离子体刻蚀中的各种效应、影响

（1） 宏观负载效应（macro-loading effect）

原因：单位时间到达单位刻蚀面的反应粒子数量大于反应所需要的

粒子

刻蚀速率由刻蚀反应速度决定

刻蚀面积增加

单位时间到达单位刻蚀面的反应粒子数量小于反应所需要的

粒子

刻蚀速率由反应粒子通量决定

----- >反应粒子数量不足

解决方法：

（2）微观负载效应(micro-loading effect)

ARDE(Aspect Ratio Dependent Effect)效应

ARDE

与气压的关系

ARDE与气体种类的关系

可以分析得到造成ARDE的原因：

（a） 中性粒子遮蔽 （b） 离子遮蔽

------ > 线宽减小，粒子在微槽孔中输运效率降低

解决方法：降低气压，

提高离子流方向性（提高偏置电压）

（3）微结构电荷积累（charge built-up）效应

电荷积累损伤?

微区差分带电效应----Local notching

（4） 不同刻蚀气体的影响

（a）CF4 ，C2F6，C3F8，C4F10

CF4 ，C2F6，C3F8，C4F10 气体分子中C的含量依次增加，刻蚀

过程中固体表面的C量依次增多。刻蚀速率依次下降。 C量的增加对SiO2，Si刻蚀速率的抑制作用不同。

原因：

能量足够大的离子轰击SiO2表面，能够活化表面的Si—O链。来 自 Si—O链的氧，可以与表面附着的C反应，从而减小C的吸收层厚度，或把C层清除（CO,CO2），使SiO2表面有更多与F反应的机会。

Si表面就没有这样的能力(why), 表面会形成比较厚(2 nm～7 nm) 的聚合物薄层,绝大部分离子不能直接轰击到硅表面上。因此C／F比高的氟碳化合物等离子体中，Si的刻蚀速率大大下降。

指导结论(1)：,

当等离子体中的F ∶C 比率较高(≥4) 时,刻蚀Si的速率就比刻蚀SiO2 的速率快,

当等离子体中的F∶C 比率较低(

的SiO 2/Si刻蚀选择比

----- >如选用CHF3、C2F6 和C3F8

指导结论(2：

利用改变C／F比控制SiO2Si的刻蚀选择比

（b）不含碳气体---Cl2,NF3,SF6

刻蚀Si的速率就比刻蚀SiO2 的速率快。 原因：（化学键能）

反应（刻蚀）速率

（5）不同添加刻蚀气体的作用 CF4中加O2的作用

CF4 等离子体中掺入O2后能提高Si和SiO2的刻蚀速率

原因： O2促进刻蚀反应粒子的产生

复合（聚合）反应被抑制

例：CF4/O2等离子体刻蚀

Si.

C4F8中加H2的作用

CF4 等离子体中掺入H2后能显著降低Si的刻蚀速率，SiO2刻蚀速率略微下降。

------- >提高SiO2对Si的刻蚀比。

原因：加入H2降低了F原子的浓度，增加了聚合物沉积。

CHF3, CH2F2 和 CH3F有相同的效果.

刻蚀气体中加入加氩气、氦气

解释：氩、氦添加气体影响电子与中性气体的动量交换，控制电子能量分布函数，电离、离解之间的平衡。

氩、氦将EEDF向高能推移

nion

氩提高电子密度，提高---- （原因?）

nCF2

氦主要提高反应气体离解率，离解程度。（原因?）

(6）基片温度对刻蚀的影响

对刻蚀速率（Si）的影响

对侧壁刻蚀速率的影响

对沉积速率的影响

图片例子：基片温度—0C (SF6刻蚀Si)

基片温度— -100C (SF6刻蚀Si)

附：两类刻蚀

对应的分类：

Plasma etching (PE) Reactive ion etching (RIE)

不同种类离子与Si表面的作用

（7）刻蚀装置壁温度的影响

装置壁温度随放电时间的变化

装置壁温度对刻蚀速率的影响

刻蚀速率随放电时间的变化

原因：

放电初期，装置壁温度低，CFx 膜沉积在装置壁上，基片上的沉积少,Si,SiNx的刻蚀速率高。

装置壁温度随放电进行升高后，壁上的薄膜沉积减少，基片上的沉积增加，Si,SiNx的刻蚀速率下降。

SiO2刻蚀受薄膜沉积的影响小，刻蚀速率受装置壁温度的影响小。

（8）放电气压对旁刻速率的影响

（9）基片偏置对各向异性刻蚀的影响

偏置大小

400W 500W 600W 700W

偏置频率

频率对自偏压大小的影响

偏置频率对刻蚀速率的影响

原因：（1）低频时，能量用于加速的比例高，用于电离的少。

（2）低频偏置的自偏压小，波形接近正负对称。在正偏

置时，负离子也可以进入鞘层轰击刻蚀表面。

高频偏置时，负离子不能得到利用。

偏置频率对ARDE的影响

（10）刻蚀反应过程中尘埃影响

等离子体刻蚀机拍摄尘埃实验安排

尘埃照片图

不同放电条件的单片细节图

通常的尘埃空间分布图

基片的降落尘埃的SEM照片

刻蚀等离子体尘埃的集结

（11）脉冲放电对刻蚀的影响

脉冲放电的等离子体参数时间演化

脉冲放电对刻蚀速率的影响

---->提高poly Si对SiO2

刻蚀选择率的方法

脉冲放电电荷积累、

notching的影响

铜线工艺

电路特征长度增加的结果：

(a)互连线导线电阻R增加(原因？)

(b)导线间杂散电容C增大(原因？)

-------互连线的延迟时间RC增加

解决方法：

（1）降低R----- >采用高电导率金属材料----- >铜取代铝

(2) 降低C ----- >采用低k绝缘介质材料----- >SiOFx取代SiO2

铜线工艺带来的新问题：

o 低温下，CuClx ， CuF的挥发率低，虽然在高于200 C的温度下可以取得满意的挥发率，但高温工艺带来许多缺点。

解决方法：大马士革镶嵌法（流程图）

（传统工艺：沉积铝膜，然后刻蚀）

刻蚀等离子体源的发展

（1）简单RFCCP刻蚀源

上世纪70年代，集成电路的快速发展需要干法刻蚀工艺

1973年 美国人Reinberg1 申请射频平板装置专利

射频平板装置盛行了10年

各种变形

该类装置缺点：

（a）尺寸增加，单片工艺替代批量工艺，刻蚀速率不满足要求。 （b）离子能量与密度不能独立控制 （c）低气压下不能获得高密度

（2） MERIE刻蚀源

装置图

专利：D. Cheng, D. Maydan, S. Somekh, K. R. Stalder, D. L. Andrews, M. Chang, J. M. White, J. Y. Wong, V. J. Zeitlin, and D. N. Wang,

U.S.Patent No. 5,215,619.

Applied Materials 公司

刻蚀速率、自偏压随磁场强度的变化

问题及解决：

基片旋转

磁场旋转（类似电动机工作方式）

(3)换代型低气压、高密度刻蚀源

ECR

ICP

Helicon

SWP

国际半导体刻蚀设备市场的主流机型：ICP

微波等离子技术的历史（1949年）早于rfCCP

1950年有DC磁场增强微波放电的报道

Hittorf 1184 研究 rf感性放电, 被公认为最早。1929年大气压rf

inductive 放电成为使用工具

加热壁.

J. Givens, S. Geissler, J. Lee, O. Cain, J. Marks, P. Keswick, and C. Cunningham, J. Vac. Sci. Technol. B 12, 427 （1994）

等离子体刻蚀 集成电路的发展

1958年： 第一个锗集成电路

1961年： 集成8个元件

目前： 集成20亿个元件 对比：

第一台计算机（EN IAC，1946），18000 只电子管, 重达30 吨, 占地180 平方米, 耗电150 千瓦。

奔II芯片：7.5百万个晶体管

集成电路发展的基本规律

穆尔法则：硅集成电路单位面积上的晶体管数，每18个月翻一番，特征尺寸下降一半。

集成度随时间的增长：

特征长度随时间的下降：

集成电路制造与等离子体刻蚀 集成电路本质：微小晶体管，MOS场效应管的集成

微小晶体管，MOS场的制作：硅片上微结构制作----槽、孔 早期工艺：化学液体腐蚀----湿法工艺

5微米以上

缺点: (a)腐蚀性残液----->降低器件稳定性、寿命

(b)各向同性

(c)耗水量大（why）

(d)环境污染

随着特征尺寸的下降，湿法工艺不能满足要求，寻求新的工艺----> 等离子体干法刻蚀，在1969引入半导体加工，在70年代开始广泛应用。

等离子体刻蚀过程、原理：

4

刻蚀三个阶段

(1) 刻蚀物质的吸附、反应

(2) 挥发性产物的形成;

(3) 产物的脱附,

氯等离子体刻蚀硅反应过程

Cl2→ Cl+Cl

Si（表面）+2Cl→ SiCl2

SiCl2 + 2Cl →SiCl4（why）

CF4等离子体刻蚀SiO2反应过程

离子轰击作用

三种主要作用

（1）化学增强物理溅射(Chemical en2hanced physical

sputtering)

例如,含氟的等离子体在硅表面形成的SiFx 基与元素

Si 相比,其键合能比较低,因而在离子轰击时具有较高的溅射几率,

（2）晶格损伤诱导化学反应(damage - induced chemical

reaction)

离子轰击产生的晶格损伤使基片表面与气体物质的反应速率增大

（3）化学溅射(chemical sputtering)

活性离子轰击引起一种化学反应,使其先形成弱束缚的

分子,然后从表面脱附。

其他作用

☼加速反应物的脱附 ---> 提高刻蚀反应速度

☼控制附加沉积物---> 提高刻蚀的各向异性

☼损伤

等离子体各向异性的实现

等离子体刻蚀的特点、优点

（1） 污染小，刻蚀残存物少

（2） 可以实现各向异性刻蚀

（3） 工艺兼容性好：刻蚀、沉积、掺杂

缺点：

（1） 成本高

（2） 机理过程复杂，技术难度高

（3） 器件损伤大

等离子体刻蚀技术

☼刻蚀指标要求

片间、片内均匀性----

各向异性-----图形高保真

高刻蚀速率----

线宽损失

高选择比----- 刻蚀速率比

低损伤

☼刻蚀技术的趋势： 单片工艺

大片化 （为什么要大片化？）

1980 早期 100 to 150 1980 晚期 150 to 200

1990末期 200 to 300

2009 450

原因：提高效率，降低成本

微细化

1997 1999 2001 2003 2006 2009 2012

0.25 0.18 0.15 0.13 0.1 0.07 0.05

亚微米， 深亚微米

铜线工艺

多层互连 1997，6层----- > 2002， 9层

低损伤

☼刻蚀等离子体源的发展趋势

低气压----------大片化

高密度---------高速率 ------> ECR,ICP, HELICON, SWP 大面积均匀---

脉冲-----

☼各类材料/结构刻蚀

微电子

硅---------- mono， poly， doped , undoped

介质刻蚀--- 氧化物刻蚀， 氮氧化物

金属刻蚀---- 铝，钨，钼

光胶掩膜---

光电子

II-VI, III-V半导体材料，石英光波导

激光器腔面、光栅、镜面

（对于刻蚀表面的光滑度、形状控制要求较高）

微机电

硅

高刻蚀速率

刻蚀形状

☼等离子体刻蚀中的各种效应、影响

（1） 宏观负载效应（macro-loading effect）

原因：单位时间到达单位刻蚀面的反应粒子数量大于反应所需要的

粒子

刻蚀速率由刻蚀反应速度决定

刻蚀面积增加

单位时间到达单位刻蚀面的反应粒子数量小于反应所需要的

粒子

刻蚀速率由反应粒子通量决定

----- >反应粒子数量不足

解决方法：

（2）微观负载效应(micro-loading effect)

ARDE(Aspect Ratio Dependent Effect)效应

ARDE

与气压的关系

ARDE与气体种类的关系

可以分析得到造成ARDE的原因：

（a） 中性粒子遮蔽 （b） 离子遮蔽

------ > 线宽减小，粒子在微槽孔中输运效率降低

解决方法：降低气压，

提高离子流方向性（提高偏置电压）

（3）微结构电荷积累（charge built-up）效应

电荷积累损伤?

微区差分带电效应----Local notching

（4） 不同刻蚀气体的影响

（a）CF4 ，C2F6，C3F8，C4F10

CF4 ，C2F6，C3F8，C4F10 气体分子中C的含量依次增加，刻蚀

过程中固体表面的C量依次增多。刻蚀速率依次下降。 C量的增加对SiO2，Si刻蚀速率的抑制作用不同。

原因：

能量足够大的离子轰击SiO2表面，能够活化表面的Si—O链。来 自 Si—O链的氧，可以与表面附着的C反应，从而减小C的吸收层厚度，或把C层清除（CO,CO2），使SiO2表面有更多与F反应的机会。

Si表面就没有这样的能力(why), 表面会形成比较厚(2 nm～7 nm) 的聚合物薄层,绝大部分离子不能直接轰击到硅表面上。因此C／F比高的氟碳化合物等离子体中，Si的刻蚀速率大大下降。

指导结论(1)：,

当等离子体中的F ∶C 比率较高(≥4) 时,刻蚀Si的速率就比刻蚀SiO2 的速率快,

当等离子体中的F∶C 比率较低(

的SiO 2/Si刻蚀选择比

----- >如选用CHF3、C2F6 和C3F8

指导结论(2：

利用改变C／F比控制SiO2Si的刻蚀选择比

（b）不含碳气体---Cl2,NF3,SF6

刻蚀Si的速率就比刻蚀SiO2 的速率快。 原因：（化学键能）

反应（刻蚀）速率

（5）不同添加刻蚀气体的作用 CF4中加O2的作用

CF4 等离子体中掺入O2后能提高Si和SiO2的刻蚀速率

原因： O2促进刻蚀反应粒子的产生

复合（聚合）反应被抑制

例：CF4/O2等离子体刻蚀

Si.

C4F8中加H2的作用

CF4 等离子体中掺入H2后能显著降低Si的刻蚀速率，SiO2刻蚀速率略微下降。

------- >提高SiO2对Si的刻蚀比。

原因：加入H2降低了F原子的浓度，增加了聚合物沉积。

CHF3, CH2F2 和 CH3F有相同的效果.

刻蚀气体中加入加氩气、氦气

解释：氩、氦添加气体影响电子与中性气体的动量交换，控制电子能量分布函数，电离、离解之间的平衡。

氩、氦将EEDF向高能推移

nion

氩提高电子密度，提高---- （原因?）

nCF2

氦主要提高反应气体离解率，离解程度。（原因?）

(6）基片温度对刻蚀的影响

对刻蚀速率（Si）的影响

对侧壁刻蚀速率的影响

对沉积速率的影响

图片例子：基片温度—0C (SF6刻蚀Si)

基片温度— -100C (SF6刻蚀Si)

附：两类刻蚀

对应的分类：

Plasma etching (PE) Reactive ion etching (RIE)

不同种类离子与Si表面的作用

（7）刻蚀装置壁温度的影响

装置壁温度随放电时间的变化

装置壁温度对刻蚀速率的影响

刻蚀速率随放电时间的变化

原因：

放电初期，装置壁温度低，CFx 膜沉积在装置壁上，基片上的沉积少,Si,SiNx的刻蚀速率高。

装置壁温度随放电进行升高后，壁上的薄膜沉积减少，基片上的沉积增加，Si,SiNx的刻蚀速率下降。

SiO2刻蚀受薄膜沉积的影响小，刻蚀速率受装置壁温度的影响小。

（8）放电气压对旁刻速率的影响

（9）基片偏置对各向异性刻蚀的影响

偏置大小

400W 500W 600W 700W

偏置频率

频率对自偏压大小的影响

偏置频率对刻蚀速率的影响

原因：（1）低频时，能量用于加速的比例高，用于电离的少。

（2）低频偏置的自偏压小，波形接近正负对称。在正偏

置时，负离子也可以进入鞘层轰击刻蚀表面。

高频偏置时，负离子不能得到利用。

偏置频率对ARDE的影响

（10）刻蚀反应过程中尘埃影响

等离子体刻蚀机拍摄尘埃实验安排

尘埃照片图

不同放电条件的单片细节图

通常的尘埃空间分布图

基片的降落尘埃的SEM照片

刻蚀等离子体尘埃的集结

（11）脉冲放电对刻蚀的影响

脉冲放电的等离子体参数时间演化

脉冲放电对刻蚀速率的影响

---->提高poly Si对SiO2

刻蚀选择率的方法

脉冲放电电荷积累、

notching的影响

铜线工艺

电路特征长度增加的结果：

(a)互连线导线电阻R增加(原因？)

(b)导线间杂散电容C增大(原因？)

-------互连线的延迟时间RC增加

解决方法：

（1）降低R----- >采用高电导率金属材料----- >铜取代铝

(2) 降低C ----- >采用低k绝缘介质材料----- >SiOFx取代SiO2

铜线工艺带来的新问题：

o 低温下，CuClx ， CuF的挥发率低，虽然在高于200 C的温度下可以取得满意的挥发率，但高温工艺带来许多缺点。

解决方法：大马士革镶嵌法（流程图）

（传统工艺：沉积铝膜，然后刻蚀）

刻蚀等离子体源的发展

（1）简单RFCCP刻蚀源

上世纪70年代，集成电路的快速发展需要干法刻蚀工艺

1973年 美国人Reinberg1 申请射频平板装置专利

射频平板装置盛行了10年

各种变形

该类装置缺点：

（a）尺寸增加，单片工艺替代批量工艺，刻蚀速率不满足要求。 （b）离子能量与密度不能独立控制 （c）低气压下不能获得高密度

（2） MERIE刻蚀源

装置图

专利：D. Cheng, D. Maydan, S. Somekh, K. R. Stalder, D. L. Andrews, M. Chang, J. M. White, J. Y. Wong, V. J. Zeitlin, and D. N. Wang,

U.S.Patent No. 5,215,619.

Applied Materials 公司

刻蚀速率、自偏压随磁场强度的变化

问题及解决：

基片旋转

磁场旋转（类似电动机工作方式）

(3)换代型低气压、高密度刻蚀源

ECR

ICP

Helicon

SWP

国际半导体刻蚀设备市场的主流机型：ICP

微波等离子技术的历史（1949年）早于rfCCP

1950年有DC磁场增强微波放电的报道

Hittorf 1184 研究 rf感性放电, 被公认为最早。1929年大气压rf

inductive 放电成为使用工具

加热壁.

J. Givens, S. Geissler, J. Lee, O. Cain, J. Marks, P. Keswick, and C. Cunningham, J. Vac. Sci. Technol. B 12, 427 （1994）