燕山大学
课 程 设 计 说 明 书
题目： 十进制加法计数器
学院（系）： 电气工程学院
年级专业：
学 号：
学生姓名：
指导教师
教师职称： 实验师 实验师
燕山大学课程设计（论文）任务书
院（系）：电气工程学院 基层教学单位：电子实验中心
说明：此表一式四份，学生、指导教师、基层教学单位、系部各一份。
2013年 3 月 11 日
目 录
第1章 前言„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„4
第2章 设计说明„„„„„„„„„„„„„„„„„„„„„„„„„„„„„5
2.1 设计思路„„„„„„„„„„„„„„„„„„„„„„„„„„„„„5
2.2 模块介绍„„„„„„„„„„„„„„„„„„„„„„„„„„„„„5
第3章 总电路原理图………………………………………………………………………10
第4章 波形仿真图及结果分析 „„„„„„„„„„„„„„„„„„„„„„11
第5章 补充说明„„„„„„„„„„„„„„„„„„„„„„„„„„„„„12
5.1真值表„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„12
5.2管脚锁定及硬件连线 „„„„„„„„„„„„„&„„„„„„„„„„13
第6章 心得体会 „„„„„„„„„„„„„„„„„„„„„„„„„„„„15 参考文献 „„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„16
第1章前言
本次课程设计是运用MAX+plusII设计一个基于数字电子技术的十进制加法器实现了如下功能：
1. 用四个数码管显示加数与被加数和结果
2. 设置加数和被加数。当加数和被加数超过9时显示“E ”，计算结果显示为“EE ”
3. 分别用四个拨码开关控制加数与被加数
4. 当加数、被加数超过9时，蜂鸣器报警5秒
关键字：十进制、加法器、蜂鸣器报警
第2章 设计说明
2.1 设计思路
分别用4个拨码开关设置被加数和加数，用两个7485数值比较器将加数及被加数分别与9比较，输出的结果再与输入值分别相或，便可设置加数和被加数，加数和被加数若大9则蜂鸣器警报5秒，大于9那个数对应的数码管显示为E ，计算结果对应的两个数码管显示EE 。
在十进制运算时, 当相加二数之和大于9时, 便产生进位。用BCD 码完成十进制数运算时, 当和数大于9时, 必须对和数进行加6修正，由全加器74283和比较器7458完成功能的实现。
整个运行过程由数值比较器和全加器控制。最后由数码管完成显示功能，由D 触发器和计数器控制蜂鸣。
2.2模块介绍
1. 数值比较器
功能介绍：a1-a4，b1-b4为加数，被加数的二进制表示。
B0-B3（1001）为十进制数9。
7485为四位数值比较器。
分别用4个拨码开关设置加数和被加数，这部分分别对加数和被加数与9进行了比较，例如加数大于9时，AGBO 输出高电平1,1或任何数都为1，如果小于9则输出低电平0,0或任何数都为任何数，故选择4个或门与之相连。
2. 加数与被加数的静态数码管
比较器输出的数值分别赋予“1D0”“1D1”“1D2”“1D3”，“1D4”“1D5”“1D6”“1D7”，通过译码后输出到“DS1B ”“DS2B ”数码管，并以十六进制方式显示加数和被加数。当其中一个数大于9时，要求显示E ，E 的二进制位1110，所以AGBO 输出1，通过一个反相器后输出0，再通过一个与门，0与任何数为0，输出低位为0。1或任何数为1，所以其余3位显示1。
3.74283加法器
功能介绍：
74283为一个四位超前进位加法器，它是由超前进位电路构成的快速进位的4位全加器电路，可实现两个四位二进制的全加。
用BCD 码完成十进制数运算时, 当和数大于9时, 必须对和数进行加6修正，所以第一个74283后接一个7485，与9比较，当大于9时接第二个74283，实现加6修正，当小于9时加的为0. 然后输出结果。
4. 显示结果的静态数码管
十位的的数码管只可能显示3种情况0000,0001,1110。显示0000时，说明加数和被加数均小于9，加数和被加数通过比较器的AGB0输出0，通过一个反相器后为1,1与1为1，两个74283的进位cout 输出0,0与1为0，故最后低位输出0。其余3位由前面加数与被加数的输出显示结果分别接与门之后再或，其中的低位还接了一个反相器，目的就是实现加数或被加数任一显示E 时，结果显示EE 。
5．蜂鸣模块
触发方式为边沿触发的D 触发，再加上一个同步十进制加法计数器74160构成5进制计数器。Q 端接741610的ENP 、ENT 端和蜂鸣器。当D 触发器的CLK 端接收到一个上升沿后，Q 端由0变为1，蜂鸣器开始报警，74160开始计数（时钟频率为1HZ ），计数到5（0101）时，给D 触发器和74160清零信号，D 触发器被清零，Q 端变为0，此时虽然CLK 保持1，但是上升沿已经过了，故Q 端状态不再改变，仍然保持0，一直等待下次的上升沿，即完成了蜂鸣器报警5s 。
第三章 总电路原理图
第4章 波形仿真图及结果分析
彷真的分别是3+2，9+9，15+0，15+15 当加数或被加数超过9时，蜂鸣器在上升沿处触发，发出警报。
例如3+2=5，加数a4a3a2a1为0011，被加数b4b3b2b1为0010，加数和被加数都没超过9，加数输出结果ya4ya3ya2ya1同它本身0011，被加数输出结果为0010。结果的十位e4e3e2e1为0000，个位d4d3d2d1为0101，蜂鸣器SPEAK 为0，不报警。结果正确。
真值表
第5章 补充说明
5.1真值表
7485真值表
74283真值表
74160真值表
D 触发器真值表
5.2管教锁定及连线
第六章 心得体会
通过本次课程设计，我们加深了对所学知识的理解，并对某些知识进行了很好地应用。同时，我们也更加强化了自己查阅资料的能力，这有助于提高我们的自学能力，整个过程中我还有请教老师和同学。总之，本次课程设计更加激发了我的学习欲望，有利于我们后续课程的学习。
当然，在这次课设中，我也遇到了不少问题，如开始参照课本上例题用两片74283之间接两个与门和一个或门来实现对加法器部分的设计，可是老是运行出错，后来把与门换成一个7448芯片后，才能正确判断数是否大于9。还有在对于加数或被加数任一大于9时，结果显示EE ，怎样让加数和被加数直接控制显示结果这个问题确实难到我了，后来通过和同学的讨论也顺利解决了问题，最后也顺利的完成了设计。
知错能改，善莫大焉。至善至美，是人类永恒的追求。在课程设计过程中，我们不断发现错误，不断改正，不断领悟，不断获取。最终的上箱环节，本身就是在践行“过而能改，善莫大焉”的知行观。
这次的课程设计顺利的完成了，在此期间我得到过同学与指导老师的帮助，并在他们身上学到很多实用的知识，在此，我表示衷心的感谢！
参考文献
1. 《数字电子技术基础》. 阎石主编. 高等教育出版社.
2. 《EDA 课程设计B 指导书》. 周莲莲，郑兆兆，张强
燕 山 大 学 课 程 设 计 说 明 书
燕山大学课程设计评审意见表
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题目： 十进制加法计数器
学院（系）： 电气工程学院
年级专业：
学 号：
学生姓名：
指导教师
教师职称： 实验师 实验师
燕山大学课程设计（论文）任务书
院（系）：电气工程学院 基层教学单位：电子实验中心
说明：此表一式四份，学生、指导教师、基层教学单位、系部各一份。
2013年 3 月 11 日
目 录
第1章 前言„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„4
第2章 设计说明„„„„„„„„„„„„„„„„„„„„„„„„„„„„„5
2.1 设计思路„„„„„„„„„„„„„„„„„„„„„„„„„„„„„5
2.2 模块介绍„„„„„„„„„„„„„„„„„„„„„„„„„„„„„5
第3章 总电路原理图………………………………………………………………………10
第4章 波形仿真图及结果分析 „„„„„„„„„„„„„„„„„„„„„„11
第5章 补充说明„„„„„„„„„„„„„„„„„„„„„„„„„„„„„12
5.1真值表„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„12
5.2管脚锁定及硬件连线 „„„„„„„„„„„„„&„„„„„„„„„„13
第6章 心得体会 „„„„„„„„„„„„„„„„„„„„„„„„„„„„15 参考文献 „„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„16
第1章前言
本次课程设计是运用MAX+plusII设计一个基于数字电子技术的十进制加法器实现了如下功能：
1. 用四个数码管显示加数与被加数和结果
2. 设置加数和被加数。当加数和被加数超过9时显示“E ”，计算结果显示为“EE ”
3. 分别用四个拨码开关控制加数与被加数
4. 当加数、被加数超过9时，蜂鸣器报警5秒
关键字：十进制、加法器、蜂鸣器报警
第2章 设计说明
2.1 设计思路
分别用4个拨码开关设置被加数和加数，用两个7485数值比较器将加数及被加数分别与9比较，输出的结果再与输入值分别相或，便可设置加数和被加数，加数和被加数若大9则蜂鸣器警报5秒，大于9那个数对应的数码管显示为E ，计算结果对应的两个数码管显示EE 。
在十进制运算时, 当相加二数之和大于9时, 便产生进位。用BCD 码完成十进制数运算时, 当和数大于9时, 必须对和数进行加6修正，由全加器74283和比较器7458完成功能的实现。
整个运行过程由数值比较器和全加器控制。最后由数码管完成显示功能，由D 触发器和计数器控制蜂鸣。
2.2模块介绍
1. 数值比较器
功能介绍：a1-a4，b1-b4为加数，被加数的二进制表示。
B0-B3（1001）为十进制数9。
7485为四位数值比较器。
分别用4个拨码开关设置加数和被加数，这部分分别对加数和被加数与9进行了比较，例如加数大于9时，AGBO 输出高电平1,1或任何数都为1，如果小于9则输出低电平0,0或任何数都为任何数，故选择4个或门与之相连。
2. 加数与被加数的静态数码管
比较器输出的数值分别赋予“1D0”“1D1”“1D2”“1D3”，“1D4”“1D5”“1D6”“1D7”，通过译码后输出到“DS1B ”“DS2B ”数码管，并以十六进制方式显示加数和被加数。当其中一个数大于9时，要求显示E ，E 的二进制位1110，所以AGBO 输出1，通过一个反相器后输出0，再通过一个与门，0与任何数为0，输出低位为0。1或任何数为1，所以其余3位显示1。
3.74283加法器
功能介绍：
74283为一个四位超前进位加法器，它是由超前进位电路构成的快速进位的4位全加器电路，可实现两个四位二进制的全加。
用BCD 码完成十进制数运算时, 当和数大于9时, 必须对和数进行加6修正，所以第一个74283后接一个7485，与9比较，当大于9时接第二个74283，实现加6修正，当小于9时加的为0. 然后输出结果。
4. 显示结果的静态数码管
十位的的数码管只可能显示3种情况0000,0001,1110。显示0000时，说明加数和被加数均小于9，加数和被加数通过比较器的AGB0输出0，通过一个反相器后为1,1与1为1，两个74283的进位cout 输出0,0与1为0，故最后低位输出0。其余3位由前面加数与被加数的输出显示结果分别接与门之后再或，其中的低位还接了一个反相器，目的就是实现加数或被加数任一显示E 时，结果显示EE 。
5．蜂鸣模块
触发方式为边沿触发的D 触发，再加上一个同步十进制加法计数器74160构成5进制计数器。Q 端接741610的ENP 、ENT 端和蜂鸣器。当D 触发器的CLK 端接收到一个上升沿后，Q 端由0变为1，蜂鸣器开始报警，74160开始计数（时钟频率为1HZ ），计数到5（0101）时，给D 触发器和74160清零信号，D 触发器被清零，Q 端变为0，此时虽然CLK 保持1，但是上升沿已经过了，故Q 端状态不再改变，仍然保持0，一直等待下次的上升沿，即完成了蜂鸣器报警5s 。
第三章 总电路原理图
第4章 波形仿真图及结果分析
彷真的分别是3+2，9+9，15+0，15+15 当加数或被加数超过9时，蜂鸣器在上升沿处触发，发出警报。
例如3+2=5，加数a4a3a2a1为0011，被加数b4b3b2b1为0010，加数和被加数都没超过9，加数输出结果ya4ya3ya2ya1同它本身0011，被加数输出结果为0010。结果的十位e4e3e2e1为0000，个位d4d3d2d1为0101，蜂鸣器SPEAK 为0，不报警。结果正确。
真值表
第5章 补充说明
5.1真值表
7485真值表
74283真值表
74160真值表
D 触发器真值表
5.2管教锁定及连线
第六章 心得体会
通过本次课程设计，我们加深了对所学知识的理解，并对某些知识进行了很好地应用。同时，我们也更加强化了自己查阅资料的能力，这有助于提高我们的自学能力，整个过程中我还有请教老师和同学。总之，本次课程设计更加激发了我的学习欲望，有利于我们后续课程的学习。
当然，在这次课设中，我也遇到了不少问题，如开始参照课本上例题用两片74283之间接两个与门和一个或门来实现对加法器部分的设计，可是老是运行出错，后来把与门换成一个7448芯片后，才能正确判断数是否大于9。还有在对于加数或被加数任一大于9时，结果显示EE ，怎样让加数和被加数直接控制显示结果这个问题确实难到我了，后来通过和同学的讨论也顺利解决了问题，最后也顺利的完成了设计。
知错能改，善莫大焉。至善至美，是人类永恒的追求。在课程设计过程中，我们不断发现错误，不断改正，不断领悟，不断获取。最终的上箱环节，本身就是在践行“过而能改，善莫大焉”的知行观。
这次的课程设计顺利的完成了，在此期间我得到过同学与指导老师的帮助，并在他们身上学到很多实用的知识，在此，我表示衷心的感谢！
参考文献
1. 《数字电子技术基础》. 阎石主编. 高等教育出版社.
2. 《EDA 课程设计B 指导书》. 周莲莲，郑兆兆，张强
燕 山 大 学 课 程 设 计 说 明 书
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